JPS6016040B2 - 半導体メモリアレ− - Google Patents

Description

【発明の詳細な説明】 本発明は複数個のメモリトランジスタを行と列とに配設
し、複数個の主ビット線を上記列に平行に延在させ、各
主ビット線を別々の上記〆モリセルトランジスタの列に
結合させ、このメモリセルトランジスタ列に平行で且つ
メモリアレーの上記〆モリセルトランジスタと同一区域
内に位置するように基準セルトランジスタの列と基準ビ
ット線とを延在させ、前記メモリセルトランジスタの行
に平行に複数個のワード線を延在させ、これを各々メモ
リセルトランジスタのゲートとこの行上にある基準セル
トランジスタのゲートとに結合させ、前記基準ビット線
と各主ビット線との間に検出手段を設けて或るワード線
と或る主ビット線とを選択したことにより定まったアド
レスにメモリセルトランジスタが実効的に存在するのか
しないのかを検出する半導体メモリセルアレーに関する
ものである。

ＲＯＭ用の差動センス増幅器（センスアンプ）が知られ
ているが、これは一定の基準電位を有する基準トランジ
スタのゲートとメモリセルの列ラインに結合されている
もう一つのトランジスタのゲートとの間の電位差を検出
することによりメモリセルの状態を検知するものである
。

米国特許第３９３８１０８号明細書にはこのような差動
センスアンプの一例が開示されていて、そこではメモリ
セルと同一寸法で、ただゲートには一定電圧がかかって
いるダミーセルを用いて基準電圧レベルを与えている。
そしてこのダミーセルはメモリセル区域の外側に設けて
いる。ダミーセルのゲートはずっと何ボルトかの一定の
大地電位と電源電圧との間の電位に保たれる。これに対
し選択された列ラインに結合されているトランジスタの
ゲートはメモリがアクセスされる時大地電位と電源電圧
との間で変化する。而してこの米国特許に開示されてい
るメモリでは２００〜３００ナノ秒のアクセス時間がか
かる。これについては三菱電機技毅第５１巻第７号第４
８１〜４８６頁が参考になる。これに対し本発明によれ
ばメモリアレー自体の内部で差動出力信号を発生する改
良されたメモリアレ−が得られる。

このメモリアレーは主ビット線とワード線とが交差する
通常のメモリセルトランジスタアレ‐だけでなく、その
上にメモリアレ−内に一列の基準セルトランジスタ群と
一本の基準ビット線とを有し、この基準ビット線から基
準電圧をとり出す。各ワード線はメモリセルトランジス
タのゲートだけでなく、メモリセルトランジスタと同一
行上の基準セルトランジス夕のゲートにも結合される。

この構造は本願人の米国特許第４１１２５１１号に相当
部分開示されている。主ビット線は論理レベルを明確に
規定できるようになっているのが望ましい。

このため本発明メモリは前記メモリアレーに更にプルア
ップ負荷トランジスタ手段を設け、これを各主ビット線
及び基準ビット線に結合させ、プルダウントランジスタ
手段を設け、これを各主ビット線及び基準ビット線に結
合させ、これらのプルアップ負荷トランジスタ手段、プ
ルダウントランジスタ手段、メモリセルトランジスタ及
び基準セルトランジスタを寸法と相互コンダクタンスの
点で互に関連させ、前記プルァップ負荷トランジスタ手
段を介して前記基準ビット線と前記主ビット線とに動作
電圧を印加した時選択された主ビット線が基準ビット線
の電位より高い電位レベルをとって選択されたメモリセ
ルアドレスの点にメモリセルトランジスタがないことを
示すか又は基準ビット線の電位より低い電位レベルをと
って選択されたメモリセルアドレスにメモリセルトラン
ジスタが存在することを示すかするように構成したこと
を特徴とする。基準ビット線電圧は適当な値に選ぶと好
適である。このため本発明メモリアレーの一実施例は前
記トランジスタとトランジスタ手段とを基準ビッ．ト線
の電位が選択された主ビット線の高電位レベルと低電位
レベルのほぼ中央にくるように関連させたことを特徴と
する。少数の端子を用いて外部からメモリ内のアドレス
を選択できるようにすると好適である。

このため本発明メモリセルアレーのもう一つの実施例は
更に複数個の列デコード線と、複数個の行デコード線と
を設け、上記列デコード線を個別に少なくとも１個の主
ビット線に結合させ、上記行デコード線の各々を個別に
個々のメモリセルトランジスタ行と前記基準セルトラン
ジスタ列の個別の基準セルトランジスタとに結合させた
ことを特徴とする。プルアップ負荷トランジスタ手段に
よりアドレスを選択できるようにすると好適である。

このため本発明メモリセルアレーの更にもう一つの実施
例はプルアップ負荷トランジスタを夫々の主ビット線に
直列に結合させた第１のトランジスタと、基準ビット線
と直列に結合させた第２のトランジスタとし、第１のト
ランジスタのゲートを夫々の列デコード線に結合したこ
とを特徴とする。図面につき本発明を詳細に説明する。
このようにして基準ビット線と選択された主ビット線と
の間にかかる差電圧は更に１個又は複数個の差動増幅段
により増幅することもできるが、この点については実関
昭５５−３６４７９号公報が参考になる。

第１図に本発明に係る講出し専用メモリアレーを示した
。

ここに示したメモリの形式はマスクを用いてプログラム
を組込むものであって、これは消去不可能な種類のもの
である。しかし、本発明に係るメモリアレーは他の種類
の不揮発性メモリ、例えば消去不可能型又は消去可能型
の電気的にプログラムできるメモ川こ適用することも可
能である。なおこの第１図ではプログラム可能なメモリ
要素であるトランジスタは丸で囲んで示し、他方固定さ
れるトランジスタは丸で囲まないで示してある。複数個
の行と列上にログラム可能なメモＩＪセルトランジス夕
１０を配置してメモリアレー１１を構成する。

そしてメモリセルトランジスタ列間に列ライン則ち主ビ
ット線１２を垂直方向に延在させる。任意の個々の記憶
位置にメモリセルトランジスタ１０を配置するか否かは
予じめ決められるのであるが、図には全ての記憶位置を
メモリセルトランジス夕で埋め、配線を終ったところを
示してある。しかし、製造に際し、これらの記憶位置の
いくつかはマスクされてメモリセルトランジスタ１０そ
のものが排除されるか又はメモリセルトランジスタに至
る連結ＩＪンクが切断されるかするものであることを理
解されたい。メモリセルトランジスタ１０のソースは共
通アースＶ＄‘こ接続し、ドレインを主ビット線１２に
接続する。

主ビット線１２は一端では列デコード線Ｙｏ・・・・・
・Ｙ，５によりゲートされるプルアップ負荷トランジス
タ１４を介して電圧源Ｖｃｃに接続し、他端ではゲート
をバス導体１３を介して電圧源Ｖ広に後続したプルダウ
ントランジス夕１５を介して共通アースＶｓｓに接続す
る。なお列デコード線Ｙｏ・・…・Ｙ，５は夫々２個の
主ビット線１２に結合する。メモリアレー１１自体の中
でメモリセルトランジスタ１０が占める区域に近接して
一列の基準セルトランジスタ１６と基準ビット線１８と
を設ける。

基準セルトランジス夕１６のソースは共通アースに接続
し、ドレィンは基準ビット線１８に接続する。基準ビッ
ト線１８を一端ではゲートを電圧源Ｖ的に接続したブル
アップ負荷トランジスタ２０を介して電圧源Ｖｃｃに接
続し、他端ではゲ−トをバス導体１３を介して電圧源Ｖ
ｃｃに接続したプルダウントランジス夕２２を介して共
通アースｖ錨に接続する。各メモリセルトランジスタ行
（各行は基準セルトランジスタ１６を含む）に沿ってワ
ード線良Ｐち行デコード線〜……Ｒ，２７を水平方向に
延在させる。

各行ヂコード線は当該行内に延在するメモリセルトラン
ジスタ１０全てのゲートと同一行内の基準セルトランジ
スタ１６のゲートに接続する。差動センスアンプ３０，
３２は主ビット線１２と基準ビット線１８とから差動入
力信号を受け取る。基準ビット線１８から入ってくる信
号は２個の基準入力トランジスタ２４ａ及び２４ｂのゲ
ートに加える。列デコード線によりサーブされる各主ビ
ット線対からの入力信号は一対の主入力トランジスタ、
例えばデコーダ線Ｙｏに結合されている２本のビット線
の場合は２６ａ，２６ｂ、デコード線Ｙ，５に結合され
ている２本のビット線の場合は２８ａ，２８ｂのゲート
に入る。２個の基準入力トランジスタ２４ａ，２４ｂの
ドレィンを第１共通ドレィン接続点Ｄに接続する。

この接続点Ｄに接続する。この接続点Ｄはゲートをソー
スに接続したディプレツションロード形トランジスタ３
０を介して電圧源Ｖｃｃに接続する。同様に、主入力ト
ランジスタ２６ａ，２６ｂ，２８ａ，２８ｂのドレィン
を第２の共通ドレィン接続点に接続する。この接続点Ｄ
はゲートをソースに接続したもう一つのデイプレツショ
ンロード形トランジスタ３２を介して電圧源Ｖｃｃに接
続する。１個の基準入力トランジスタ２４ａのソースと
対応する主入力トランジスタ２６ａ，２８ａのソースと
を共通に第１のソース線Ｓｏに接続し、このソース線を
第１のゲ−ティングトランジスタ３４を介して共通アー
スＶ槌に接続する。

同様に他の基準入力トランジスタ２４ｂのソースと他の
主入力トランジスタ２６ｂ，２８ｂのソースとを共通に
第２のソース接続点Ｓ，に接続し、この点を第２のゲー
テイングトランジスタ３６を介して共通アースＶ離に接
続する。ゲーティングトランジスタ３４及び３６は夫々
電源電圧Ｖｑに等しい振幅のスイッチング電圧ＶＲＱ及
びＶＲ，をゲートに印加することにより開閉させられる
。

これらの電圧ＶＲｏ及びＶＲ，は列デコ−ド線Ｙｏ・・
・・・・Ｙ，５の各々によりサーブされる２本の主ビッ
ト線１２のうちの１本を選択する。図示したのは各列デ
コード線Ｙｏ・・…・Ｙ．５につき２本の主ビット線１
２が存在する場合であるが、これは主としてダイ上に空
いたスペースを確保するためであって、所望とあらば、
各主ビット線につき１本の列デコード線を設けるだけに
することもできる。この場合２個のゲーテイングトラン
ジスタ３４又は３６のうち１個だけが必要で、他方は省
略することができる。この実施例に示したメモリ装置で
はＩＣ本の列デコード線があり、各デコード線毎に２列
のメモリセル列があり、合計で３２列のメモリセル列が
ある。

またワード線則ち行デコード線は１２８本あり、各ワー
ド線毎に１つのメモリセル行があり、全部で１２８個の
メモリセル行が存在する。従ってこのメモリの記憶容量
は全部で１２８×３娘０ち４０９６ビットである。この
ようなメモリ装置を例えば８個単一チップ上にのせて４
Ｋ×８（３２Ｋ）ビットのメモリとする。基準電圧（Ｖ
Ｒ８Ｆ）はプルアツプトランジス夕２０の抵抗（ＲＲＵ
）と、基準セルトランジスタ１６及びプルダウントラン
ジス夕２２の抵抗（ＲＲｃ，ＲＲｏ）の並列回路との直
列回路により構成される分圧器により発生させられる。

主ビット線信号電圧（Ｖｃ）はプルアップトランジス夕
１４の抵抗（ＲＭＵ）と、選択されたメモリセルｈＯＡ
及びプルダウントランジス夕１５の抵抗（ＲＭＥ，ＲＭ
ｏ）の並列路との直列回路により構成される分圧‐器に
より発生させられる。この主ビット線信号電圧はメモリ
セル内にトランジスタが存在しない時（ＲＭｃは無限大
）高い値（ＶｓＨ）をとり、メモリセル内にトランジス
タが入っている時（ＲＭｃェＲＴＲ）低い値をとる。こ
れらの基準電圧と信号電圧とは差敷センスアンプに加え
られる。而してこの増幅器の性質のため、基準電圧は高
い信号電圧と低い信号電圧との間に位置しなければなら
ない。ＶＲ８Ｆ＝＆千デ三とすると好適である。これは
種々の方法で達成できる。

第１の方法はトランジスタ２０及び２２の抵抗ＲＲＵ及
びＲＲｏを夫々トランジスタ１４及び１５の抵抗Ｒｗｕ
及びＲＭ。と等しくするものであり、この場合はＲＲｃ
をＲ，Ｒの約２倍とする（例えば、トランジスタ１６の
幅をメモリセル１０内で用いられるトランジスタの幅１
／２とする）。多くの他の組合せもある。例えば、ＲＭ
Ｕ＝次ＲＵ，ＲＲｃ＝ＲＲＴ及びＲＲｏ＝ＲＭｏ又はＲ
ＭＵ＝ＲＲＵ，ＲＲｃこＲＲ，及びＲＲｏ＝球Ｍ。とし
て適当な分圧器を構成できる。上述した基準セルは、他
の（新しい）行が選択された時、第１に前に選択されて
いた行に属する基準トランジスタが不活性になるので基
準線が部分的に充電されるが、第２に新しく選択された
基準トランジスタにより基準電圧の定常値迄放電される
という利点を有する。

而してこれらの充放電動作は主ビット線上の動作と類似
している。蓋し、これらは同じ行信号により制御される
からである。これは、後述するように、メモリのアクセ
ス時間を短かくする。基準ビット線１８上のプルアツプ
負荷トランジスタ２０のゲート（及びドレィン）を電圧
源Ｖｃｃに接続し、主ビット線１２上のプルアップ負荷
トランジスタ１４を列デコード線Ｙｏ・・・・・・Ｙ，
５の電位を選択する時は電源電圧Ｖｃｃとし、選択しな
い時は共通大地電位ＶＳｓとすることにより選択する。
プルダウントランジス夕１５は主ビット線の状態が選択
された状態から選択されない状態へ切り替わる時該主ビ
ット線を大地電位迄放電させるためのものである。主ビ
ット線１２上のプルアップ負荷トランジスタ１４とプル
ダウントランジスタ１５の抵抗値の間の関係は選択され
た主ビット線１２上の電位がメモリセルトランジスタ１
川こプログラムが組み込まれている時はプログラムが組
まれていないのに対応する行デコード線Ｒｏ・…・・Ｒ
，２７と列デコード線Ｙｏ・・・・・・Ｙ，５が選択さ
れた時よりもＩＶ低くなるように選ぶ。

基準セルトランジスタ１６の利得はメモリセルトランジ
スタ１０の利得の約１／２であって同じ行デコード線で
開閉させられるのであるから、基準電圧は主ビット線の
２個の電位レベルの中間にくる。またプルアツプ負荷ト
ランジスタ１４の抵抗は相対的に低く選んであるからこ
のプルアップ負荷トランジスタ１４は対応する列デコー
ド線Ｙｏ・・・・・・Ｙ，５が選択された時主ビット線
１２上の寄生容量を大地電位からその最終値迄迅速に充
電する。以下に動作を説明するに当り、列デコード線Ｙ
ｏ、列デコード線Ｒ２を選び、ゲーティングトランジス
タ３４にゲート入力電圧ＶＲｏが印加されるものとする
。

こうするとゲーテイングトランジス夕３４は導通し、ソ
ース線Ｓｏを約ＩＶに引き込み、これによりこのソース
線Ｓｏに接続されている全てのトランジスタ、即ち基準
入力トランジスタ２４ａ並びに主入力トランジスタ、例
えば２６ａ及び２８ａに対しアースに至る電流通路を与
える。（基準ビット線１８は何時でも選択される。蓋し
、これは入力トランジスタ２４ａと２４ｂの両方のゲー
トに接続されているからである）。ゲートトランジスタ
２６ａに接続されている主ビット線１２が選択されるも
のとする。この主ビット線の選択と行デコード線Ｒ２の
選択との結果、これらの２本の線の交点にあるメモリセ
ルトランジスタ１０ａが選択される。選択された主ビッ
ト線１２ａの電位は選択されたメモリセルトランジスタ
１０ａがプログラムを組まれていないのかプログラムを
組まれているのかによって夫々基準ビット線１８の電位
より高くか又は低くなる。

これはプルアップ負荷トランジスタ１４とプルダウント
ランジス夕１５とが直列に接続されて分圧器を構成して
いることによる。メモリセルトランジスタ１０の対によ
り分略されると否とを問わず選択されない主ビット線は
プルダウントランジスタ１５により大地電位に保たれる
。斯くして入力トランジスタ２４ａのゲートと２６ａの
ゲートとの間に差入力信号が印加されるとドレィン節点
ＤとＤとの間に増幅された差出力信号が生ずる。ビット
線の絶対電位は重要ではないから、プルアツプ負荷トラ
ンジスタ１４と２０‘ま高利得のトランジスタとし、ビ
ット線の充電時間を短かくすることができる。

また、基準ビット線１８と選択された主ビット線１２と
の間にかかる差電圧は差動増幅器の感度が許す限りでき
るだけ小さくすることができる。第２図につき説明する
。

この上側の図は従来技術のメモリ構成の場合のビット線
の充電波形と放電波形の図である。曲線４０は主ビット
線を０状態から１状態へ充電するところを示し、曲線４
２は主ビット線が１状態から０状態へ放電するところを
示す。基準電圧レベルＶＲＥＦは０レベルと１レベルの
中間の一定レベルである。この基準レベルＶＲＥＦと充
放電曲線の交点は曲線４０及び４２が夫々基準レベルＶ
ＲＥＦ以上又は以下に移る遷移点迄達したことを示す。
遷移点４４（これは差動増幅器が差電圧を検出できるよ
うになる最初の時間である）は初期瞬時ｔｏから時間ｔ
２経つた瞬時ｔ５で起こる。本発明メモリ構成の場合は
曲線４６が主ビット線の充電を示し、曲線４８が別の主
ビット線の放電を示す。

曲線５０は基準ビット線上の電位である。前述した一定
の基準電圧レベルと異なり、この基準ビット線の電位は
何時も２本の主ビット線の電圧レベルのほぼ真中にある
ものの多少の変化を呈する。主ビット線の充電は放電よ
り速いから基準電位は放電曲線４６につれて立ち上がり
、遷移点５２に達する（これは３本の曲線５６，４８，
５０が交わる点である）。この遷移点５２は瞬時Ｌ‘こ
あって、これは時間的に従来技術の遷移点４４（瞬時ｔ
２）より早い。なお基準ビット線電圧は変えられる。蓋
し、基準ビット線１８上の基準セルトランジスタ１６は
主ビット線１２上のメモリセルトランジスタ１０をゲー
トするのと同じワード線電圧でゲートされるからである
。この第２図の２個のグラフを比較すれば明らかな通り
、本発明メモリアレーによれば従来技術の場合よりも迅
速にメモリにアクセスできる。

従来技術ではアクセス時間が２００乃至３００ナノ秒も
かかるのに比べてｌｏｏ乃至１５０ナ／秒に短かくでき
る。上述した実施例は３狐ＲＯＭであるが、本発明はこ
れと違う密度と構造を有するメモＩＪＩこも適用できる
ことは当業者には自明であろう。本発明の原理はＥＰＲ
ＯＭにもＥＥＰＲＯＭにも適用できる。

【図面の簡単な説明】

第１図は本発明に係る読み出し専用メモリの回路図、第
２図は本発明のメモリアレーの動作を説明するための波
形図である。 １０……メモリセルトランジスタ、１１……半導体メモ
リアレー、１２・・・・・・主ビット線、１３・・・…
バス導体、１４・・・・・・ブルアツブ負荷トランジス
タ、１５……プルダウントランジス夕、１６……基準セ
ルトランジスタ、１８・・・・・・基準ビット線、２０
．．．．・．プルアツプ負荷トランジスタ、２２・・・
・．・プルダウントランジス夕、（２４ａ，２４ｂ……
２８ａ，２８ｂ）・・…・検出手段（差動増幅器）、（
Ｒｏ……Ｒ，幻）……行デコード線（ワード線）、（Ｙ
ｏ・・・…Ｙ，５）……列デコード線、Ｖｓｓ……アー
ス、３０，３２……デプリツションロード形トランジス
タ、３４……第１のゲーティングトランジスタ、３６…
…第２のゲーティングトランジスタ。 第２図 第１図

Claims (1)

1. 【特許請求の範囲】 １ 複数個のメモリトランジスタ１０を行と列とに配設
   し、複数個の主ビツト線を上記列に平行に延在させ、各
   主ビツト線１２を別々の上記メモリセルトランジスタ１
   ０の列に結合させ、このメモリセルトランジスタ列に平
   行で且つメモリアレーの上記メモリセルトランジスタと
   同一区域内に位置するように基準セルトランジスタ１６
   の列と基準ビツト線１８とを延在させ、前記メモリトラ
   ンジスタ１０の行に平行に複数個のワード線を延在させ
   、これを各々メモリセルトランジスタのゲートとこの行
   上にある基準セルトランジスタ１６のゲートとに結合さ
   せ、前記基準ビツト線と各主ビツト線１２との間に検出
   手段２４ａ，２４ｂ，……２８ａ，２８ｂを設けて或る
   ワード線と或る主ビツト線とを選択したことにより定ま
   つたアドレスにメモリセルトランジスタ１０が実効的に
   存在するのかしないのかを検出する半導体メモリセルア
   レー１１において、 前記メモリアレーに更にプルアツ
   プ負荷トランジスタ手段１４，２０を設け、これを各主
   ビツト線１２及び基準ビツト線に結合させ、プルダウン
   トランジスタ手段１５，２２を設け、これを各主ビツト
   線及び基準ビツト線に結合させ、これらのプルアツプ負
   荷トランジスタ手段１４，２０、プルダウントランジス
   タ手段１５，２２、メモリセルトランジスタ１０及び基
   準セルトランジスタ１６を寸法と相互コンダクタンスの
   点で互に関連させ、前記プルアツプ負荷トランジスタ手
   段１４を介して前記基準ビツト線と前記主ビツト線１２
   とに動作電圧を印加した時選択された主ビツト線１２が
   基準ビツト線１８の電位より高い電位レベルをとつて選
   択されたメモリセルアドレスの点にメモリセルトランジ
   スタ１０がないことを示すか又は基準ビツト線の電位よ
   り低い電位レベルをとつて選択されたメモリセルアドレ
   スにメモリセルトランジスタ１０が存在することを示す
   かするように構成したことを特徴とする半導体メモリア
   レー。 ２ 前記トランジスタ１０，１６とトランジスタ手段１
   ４，１５，２０，２２とを基準ビツト線１８の電位が選
   択された基準ビツト線１２の高電位レベルと低電位レベ
   ルのほぼ中央にくるように関連させたことを特徴とする
   特許請求の範囲第１項記載の半導体メモリアレー。 ３ 更に複数個の列デコード線Ｙ＿０……Ｙ＿１＿５と
   、複数個の行デコード線Ｒ＿０……Ｒ＿１＿２＿７とを
   設け、上記列デコード線Ｙ＿０……Ｙ＿１＿５を個別に
   少なくとも１個の主ビツト線１２に結合させ、上記行デ
   コード線Ｒ＿０……Ｒ＿１＿２＿７の各々を個別に個々
   のメモリセルトランジスタ行と前記基準セルトランジス
   タ列の個別の基準セルトランジスタ１６とに結合させた
   ことを特徴とする特許請求の範囲第１項記載の半導体メ
   モリアレー。 ４ プルアツプ負荷トランジスタを夫々の主ビツト線１
   ２に直列に結合させた第１のトランジスタ１４と、基準
   ビツト線１８と直列に結合させた第２のトランジスタ２
   ０とし、第１のトランジスタ１４のゲートを夫々の列デ
   コード線Ｙ＿０……Ｙ＿１＿５に結合したことを特徴と
   する特許請求の範囲第１項記載の半導体メモリアレー。 ５ 夫々主ビツト線と基準セルビツト線とに結合した第
   １のトランジスタ１４と第２のトランジスタ２０との相
   互コンダクタンスをほぼ等しくし且つメモリセルトラン
   ジスタ１０の相互コンダクタンスよりは大きくしたこと
   を特徴とする特許請求の範囲第４項記載の半導体メモリ
   アレー。６ プルダウントランジスタ手段１５，２２を
   前記第１のトランジスタ１４の各々に結合される第３の
   トランジスタ１５と、前記第２のトランジスタ２０に直
   列に結合される第４のトランジスタ２２とし、これらの
   プルダウントランジスタ１５，２２のゲートを結ぶ手段
   を共通にしたことを特徴とする特許請求の範囲第４項記
   載の半導体メモリアレー。 ７ 前記検出手段が動作電圧がメモリアレーに印加した
   時基準ビツト線１８と各主ビツト線１２との間に生ずる
   差電圧を検出する差動増幅器２４ａ，２６ａ，……２８
   ａ及び２４ｂ，２６ｂ，２８ｂを具えることを特徴とす
   る特許請求の範囲第１項記載の半導体メモリアレー。