JPS62197990A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS62197990A JPS62197990A JP61039390A JP3939086A JPS62197990A JP S62197990 A JPS62197990 A JP S62197990A JP 61039390 A JP61039390 A JP 61039390A JP 3939086 A JP3939086 A JP 3939086A JP S62197990 A JPS62197990 A JP S62197990A
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｖＡａゲート型電界効果トランジスタ（以
下ＭＯ３Ｔと略称する）を用いた半導体記憶回路に関し
、特にダイナミック型の半導体記憶回路に用いて有効な
ビット線電位平衡回路の改良に関するものである。
下ＭＯ３Ｔと略称する）を用いた半導体記憶回路に関し
、特にダイナミック型の半導体記憶回路に用いて有効な
ビット線電位平衡回路の改良に関するものである。
第３図は従来のランダムアクセスメモリ装置（以下ＲＡ
Ｍと略称する）の一部を示す回路構成図であり、この図
では１ビツト当たり１個のＭＯ３Ｔをもつメモリセルが
６ビツト、ダミーセルが６ビツト、それらを選ぶための
１つのアドレスデコーダ、メモリセルから読み出された
データを増幅するための３つのセンスアンプ、ビット綿
の充電及び電位平衡回路が３つ、ワード線のプルダウン
回路が４つ示されている。
Ｍと略称する）の一部を示す回路構成図であり、この図
では１ビツト当たり１個のＭＯ３Ｔをもつメモリセルが
６ビツト、ダミーセルが６ビツト、それらを選ぶための
１つのアドレスデコーダ、メモリセルから読み出された
データを増幅するための３つのセンスアンプ、ビット綿
の充電及び電位平衡回路が３つ、ワード線のプルダウン
回路が４つ示されている。
第３図において、ｌａｌ、 〜１ａｎ、２ｂｌ 〜２ｂ
ｎはそれぞれ１ビツトのメモリセルで、論理値“１”、
“θ′のデータを記憶する。またＩＣ１〜ｌｃｎ、ｌｄ
ｌ〜ｌｄｎはそれぞれ１ビ、７トのダミーセル、４１〜
４ｎ、５１〜５ｎはメモリセルデータを伝達するビット
線であり、４１〜４ｎと５１〜５ｎとはそれぞれ相補性
のデータが伝達される。また６ａ、５ｂはメモリセルを
駆動する信号φ、が供給されるワード線、６ｃ、６ｄは
ダミーセルを駆動する信号φ、が供給されるダミーワー
ド線である。
ｎはそれぞれ１ビツトのメモリセルで、論理値“１”、
“θ′のデータを記憶する。またＩＣ１〜ｌｃｎ、ｌｄ
ｌ〜ｌｄｎはそれぞれ１ビ、７トのダミーセル、４１〜
４ｎ、５１〜５ｎはメモリセルデータを伝達するビット
線であり、４１〜４ｎと５１〜５ｎとはそれぞれ相補性
のデータが伝達される。また６ａ、５ｂはメモリセルを
駆動する信号φ、が供給されるワード線、６ｃ、６ｄは
ダミーセルを駆動する信号φ、が供給されるダミーワー
ド線である。
２ａｌ〜２ａｎ、２ｂ！〜２ｂｎはメモリセルデータを
記憶する記憶容量であり、一端がそれぞれ接続点３ａ１
〜３ａｎ、３ｂｌ〜３ｂｎに、他端が接地点に接続され
ている。２ｃｌ〜２ｃｎ。
記憶する記憶容量であり、一端がそれぞれ接続点３ａ１
〜３ａｎ、３ｂｌ〜３ｂｎに、他端が接地点に接続され
ている。２ｃｌ〜２ｃｎ。
２ｄｌ〜２ｄｎは上記メモリセル容量２ａｌ〜２ａｎ、
２ｂｌ〜２ｂｎの約半分の大きさに設定されたダミー容
量で、一端がそれぞれ接続点３ｃｌ〜３ｃｎ、３ｄｌ〜
３ｄｎに、他端が接地点に接続されメモリセルデータ読
み出し時の参照電位を供給する働きをする。？ａ１〜７
ａｎ、７ｂｌ〜７ｂｎはスイッチングＭＯ３Ｔで、一方
の主電極がそれぞれ接続点３ａ１〜３ａｎ、３ｂｌ〜３
ｂｎに、他方の主電極がそれぞれビン）′１ＩＡ４１〜
４ｎ、５１〜５ｎに、ゲート電極がそれぞれワード線上
の接続点ＩＱａｌ〜Ｌｏａｎ、１０ｂｌ 〜１０ｂｎに
接続され、記憶容量２ａｌ 〜２ａｎ、２ｂ１〜２ｂｎ
のデータの読み出し、書き込みまたは保持をする働きを
する。
２ｂｌ〜２ｂｎの約半分の大きさに設定されたダミー容
量で、一端がそれぞれ接続点３ｃｌ〜３ｃｎ、３ｄｌ〜
３ｄｎに、他端が接地点に接続されメモリセルデータ読
み出し時の参照電位を供給する働きをする。？ａ１〜７
ａｎ、７ｂｌ〜７ｂｎはスイッチングＭＯ３Ｔで、一方
の主電極がそれぞれ接続点３ａ１〜３ａｎ、３ｂｌ〜３
ｂｎに、他方の主電極がそれぞれビン）′１ＩＡ４１〜
４ｎ、５１〜５ｎに、ゲート電極がそれぞれワード線上
の接続点ＩＱａｌ〜Ｌｏａｎ、１０ｂｌ 〜１０ｂｎに
接続され、記憶容量２ａｌ 〜２ａｎ、２ｂ１〜２ｂｎ
のデータの読み出し、書き込みまたは保持をする働きを
する。
７ｃｌ〜７ｃｎ、７ｄｌ〜７ｄｎはスイッチングＭＯ５
Ｔで、一方の主電極がそれぞれ接続点３ｃｌ 〜３Ｃｎ
、３ｄｌ 〜３ｄｎに、他方の主電極がそれぞれビット
線４１〜４ｎ、５１〜５ｎに、ゲート電極がそれぞれダ
ミーワード線上の接続点１０ｃｌ 〜１０ｃｎ、１０ｄ
ｌ〜１０ｄｎに接続され、ダミー容量２ｃｌ 〜２ｃｎ
、２ｄｌ 〜２ｄｎから参照データを読み出す働きをす
る。２９ｃ１〜２９ｃｎ、２９ｄｌ〜２９ｄｎはＭＯ３
Ｔで、一方の主電極がそれぞれ接続点３ｃｌ〜３ｃｎ。
Ｔで、一方の主電極がそれぞれ接続点３ｃｌ 〜３Ｃｎ
、３ｄｌ 〜３ｄｎに、他方の主電極がそれぞれビット
線４１〜４ｎ、５１〜５ｎに、ゲート電極がそれぞれダ
ミーワード線上の接続点１０ｃｌ 〜１０ｃｎ、１０ｄ
ｌ〜１０ｄｎに接続され、ダミー容量２ｃｌ 〜２ｃｎ
、２ｄｌ 〜２ｄｎから参照データを読み出す働きをす
る。２９ｃ１〜２９ｃｎ、２９ｄｌ〜２９ｄｎはＭＯ３
Ｔで、一方の主電極がそれぞれ接続点３ｃｌ〜３ｃｎ。
３ｄｌ〜３ｄｎに、他方の主電極が接地点に、ゲート電
極がクロンク信号了「が供給される端子２７に接続され
ており、ＲＡＭの待機時にダミー容量のレベルを“０”
にして次の読み出し動作に備える働きをする。
極がクロンク信号了「が供給される端子２７に接続され
ており、ＲＡＭの待機時にダミー容量のレベルを“０”
にして次の読み出し動作に備える働きをする。
８ａｌ〜８ａｎ、８ｂｌ〜８ｂｎは一端がそれぞれ接続
点１０ａｌ 〜１０ａｎ、１０ｂｌ 〜１０ｂｎに、他
端がそれぞれ接続点９ａｌ〜９ ａ ｎ。
点１０ａｌ 〜１０ａｎ、１０ｂｌ 〜１０ｂｎに、他
端がそれぞれ接続点９ａｌ〜９ ａ ｎ。
９ｂｌ〜９ｂｎに接続されたワード線の寄生抵抗である
。この抵抗は第３図に示すような同一センスアンプ２４
１〜２４ｎに接続される一対のビット線が平行して配置
される回路に通常付随するものである。この抵抗を低減
させるためには抵抗値の低いアルミニウムの２層配線技
術を用いれば良いが、製造工程数の増加、２層目のアル
ミニウム配線の信頼性上の問題により一般的には使用さ
れておらず、通常は比較的抵抗値の大きいポリシリコン
等の高融点金属が製造上の容易さから使用されている。
。この抵抗は第３図に示すような同一センスアンプ２４
１〜２４ｎに接続される一対のビット線が平行して配置
される回路に通常付随するものである。この抵抗を低減
させるためには抵抗値の低いアルミニウムの２層配線技
術を用いれば良いが、製造工程数の増加、２層目のアル
ミニウム配線の信頼性上の問題により一般的には使用さ
れておらず、通常は比較的抵抗値の大きいポリシリコン
等の高融点金属が製造上の容易さから使用されている。
８ｃｌ〜８ｃｎ、８ｄｌ 〜８ｄｎは一端がそれぞれ接
続点１０ｃｌ 〜１０ｃｎ、１０ｄｌ〜１Ｏｄｎに、他
端がそれぞれ接続点９ｃｌ〜９ｃｎ。
続点１０ｃｌ 〜１０ｃｎ、１０ｄｌ〜１Ｏｄｎに、他
端がそれぞれ接続点９ｃｌ〜９ｃｎ。
９ｄｌ〜９ｄｎに接続されたダミーワード線の寄生抵抗
である。
である。
１１ａｌ〜１ｌａｎ、１ｌｂｌ〜１ｌｂｎは一端がそれ
ぞれ接続点９ａｌ〜９ａｎ、９ｂｌ〜９ｂｎに、他端が
接地点に接続されたワード線の寄生容量である。
ぞれ接続点９ａｌ〜９ａｎ、９ｂｌ〜９ｂｎに、他端が
接地点に接続されたワード線の寄生容量である。
１１ｃｌ〜１ｌｃｎ、１ｌｄｌ〜１ｌｄｎは一端がそれ
ぞれ接続点９ｃｌ〜９ｃｎ、９ｄｌ〜９ｄｎに、他端が
接地点に接続されたダミーワード線の寄生容量である。
ぞれ接続点９ｃｌ〜９ｃｎ、９ｄｌ〜９ｄｎに、他端が
接地点に接続されたダミーワード線の寄生容量である。
１１１〜１１ｎ、１２１〜Ｌ２ｎはそれぞれビット線４
１〜４ｎ、５１〜５ｎ＋！：電源電圧■の供給される電
源端子１９との間に設けられ、ゲート電極がそれぞれ接
続点１４１〜１４ｎに接続された、ビット線を充電する
ためのＭＯ３Ｔで、メモリセルに使われるＭＯ５Ｔとは
逆導電性のＰチャンネルＭＯ３Ｔが用いられている。
１〜４ｎ、５１〜５ｎ＋！：電源電圧■の供給される電
源端子１９との間に設けられ、ゲート電極がそれぞれ接
続点１４１〜１４ｎに接続された、ビット線を充電する
ためのＭＯ３Ｔで、メモリセルに使われるＭＯ５Ｔとは
逆導電性のＰチャンネルＭＯ３Ｔが用いられている。
１３１〜１３ｎはそれぞれ一対のビット線４１〜４ｎと
５１〜５ｎとの間に設けられ、ゲート電極がそれぞれ上
記接続点１４１〜１４ｎに接続された、ビット線電位を
平衡化するためのＭＯＳＴで、これにもＰチャンネルＭ
Ｏ３Ｔが用いられている。
５１〜５ｎとの間に設けられ、ゲート電極がそれぞれ上
記接続点１４１〜１４ｎに接続された、ビット線電位を
平衡化するためのＭＯＳＴで、これにもＰチャンネルＭ
Ｏ３Ｔが用いられている。
また上記接続点１４１〜１４ｎはクロック信号φえが供
給される端子２２に接続されている。
給される端子２２に接続されている。
２４１〜２４ｎはそれぞれ一対のビット線とクロック信
号下７が供給される端子２５１〜２５ｎに接続されたセ
ンスアンプ回路で、一対のビット線上に現われた微小な
電圧差を増幅する働きをする。
号下７が供給される端子２５１〜２５ｎに接続されたセ
ンスアンプ回路で、一対のビット線上に現われた微小な
電圧差を増幅する働きをする。
３０１〜３０ｎはそれぞれビット線４１〜４ｎと接続点
２５１〜２５ｎとの間に設けられ、ゲート電極がそれぞ
れビット線５１〜５ｎに接続されたＭＯＳＴである。
２５１〜２５ｎとの間に設けられ、ゲート電極がそれぞ
れビット線５１〜５ｎに接続されたＭＯＳＴである。
また３１１〜３１ｎはそれぞれビット＆’！５１〜５ｎ
と接続点２５１〜２５ｎとの間に設けられゲート電極が
それぞれビット線４１〜４ｎに接続されたＭＯＳＴであ
り、これらのＭＯ３Ｔ３０１〜３０ｎと３１１〜３１ｎ
とはたすきかけ状に接続されてフリップフロップ回路を
構成している。
と接続点２５１〜２５ｎとの間に設けられゲート電極が
それぞれビット線４１〜４ｎに接続されたＭＯＳＴであ
り、これらのＭＯ３Ｔ３０１〜３０ｎと３１１〜３１ｎ
とはたすきかけ状に接続されてフリップフロップ回路を
構成している。
また３３は電源端子１９と接続点３５との間に設けられ
ゲート電極がクロック信号φ、の供給される端子３６に
接続されたＭＯＳＴ、３４は接続点３５と接地点との間
に設けられゲート電極がクロック信号Ｔπの供給される
端子３７に接続されたＭＯＳＴ、３２は接続点２５１〜
２５ｎと接地点との間に設けられゲート電極が接続点３
５に接続された、センスアンプ群２４１〜２４ｎを駆動
するためのＭＯＳＴである。
ゲート電極がクロック信号φ、の供給される端子３６に
接続されたＭＯＳＴ、３４は接続点３５と接地点との間
に設けられゲート電極がクロック信号Ｔπの供給される
端子３７に接続されたＭＯＳＴ、３２は接続点２５１〜
２５ｎと接地点との間に設けられゲート電極が接続点３
５に接続された、センスアンプ群２４１〜２４ｎを駆動
するためのＭＯＳＴである。
また２１ａは端子群ｔｅａから供給されるアドレス信月
Ａｘｌ、τＴＴ・・・・・・Ａｘｎ、Ａｘｎをデコード
してその出力１６ａ、１６ｂ・・・の中の１本に電圧を
出力するデコーダ回路であり、端子１９゜２０よりそれ
ぞれ電源電圧Ｖ及びクロック信号ｒが供給されている。
Ａｘｌ、τＴＴ・・・・・・Ａｘｎ、Ａｘｎをデコード
してその出力１６ａ、１６ｂ・・・の中の１本に電圧を
出力するデコーダ回路であり、端子１９゜２０よりそれ
ぞれ電源電圧Ｖ及びクロック信号ｒが供給されている。
また２１ｂは端子１８ｂから供給される最下位桁アドレ
ス信号Ａｘ ｌ、τＴＴをデコードしてその出力１６ｃ
、１６ｄのいずれか１本に電圧を出力するダミーデコー
ダ回路で、端子１９．２０よりそれぞれ電源電圧■及び
クロック信号■１が供給されている。１５ａ、１５ｂは
それぞれデコーダ回路２１ａの出力１６ａ、１６ｂのレ
ベルに応じて端子１７に供給されるワード線駆動信号φ
１をワード線に結合するためのＭＯＳＴ、１５ Ｃ。
ス信号Ａｘ ｌ、τＴＴをデコードしてその出力１６ｃ
、１６ｄのいずれか１本に電圧を出力するダミーデコー
ダ回路で、端子１９．２０よりそれぞれ電源電圧■及び
クロック信号■１が供給されている。１５ａ、１５ｂは
それぞれデコーダ回路２１ａの出力１６ａ、１６ｂのレ
ベルに応じて端子１７に供給されるワード線駆動信号φ
１をワード線に結合するためのＭＯＳＴ、１５ Ｃ。
１５ｄはそれぞれダミーデコーダ回路２１ｂの出力１６
ｃ、１６ｄのレベルに応じて端子１７に供給されるワー
ド線駆動信号φ８をダミーワード線に結合するだめのＭ
ＯＳＴ、２３ａ、２３ｂはそれぞれワード線の一端の接
続点２８ａ、２８ｂと接地点との間に設けられゲート電
極がクロック信号Ｔ「を供給される端子２６に接続され
たＭＯＳＴであり、非選択のワード線のノイズ電圧を低
減するための働きをする。
ｃ、１６ｄのレベルに応じて端子１７に供給されるワー
ド線駆動信号φ８をダミーワード線に結合するだめのＭ
ＯＳＴ、２３ａ、２３ｂはそれぞれワード線の一端の接
続点２８ａ、２８ｂと接地点との間に設けられゲート電
極がクロック信号Ｔ「を供給される端子２６に接続され
たＭＯＳＴであり、非選択のワード線のノイズ電圧を低
減するための働きをする。
２３ｃ、２３ｄはそれぞれダミーワード線の一端の接続
点２８ｃ、２８ｄと接地点との間に設けられゲート電極
がクロック信号Ｔ丁を供給される端子２６に接続された
ＭＯＳＴであり、非選択のダミーワード線のノイズ電圧
を低減するための働きをする。
点２８ｃ、２８ｄと接地点との間に設けられゲート電極
がクロック信号Ｔ丁を供給される端子２６に接続された
ＭＯＳＴであり、非選択のダミーワード線のノイズ電圧
を低減するための働きをする。
次に第３図の回路動作を第４図の波形図を用いて説明す
る。第４図は第３図のメモリセルｌａｌ〜ｌａｎからデ
ータを読み出す場合の動作を示している。
る。第４図は第３図のメモリセルｌａｌ〜ｌａｎからデ
ータを読み出す場合の動作を示している。
時刻ｔｏまでにデコーダ２１ａのすべての出力点１６ａ
、１６ｂ・・・はクロック信号■「により１１”に充電
されており、ダミーデコーダ２１ｂの出力点１６ｃ、１
６ｄも１”に充電されている。ビット線４１〜４ｎ、５
１〜５ｎもクロック信号φ、により電源電圧■まで充電
されている。
、１６ｂ・・・はクロック信号■「により１１”に充電
されており、ダミーデコーダ２１ｂの出力点１６ｃ、１
６ｄも１”に充電されている。ビット線４１〜４ｎ、５
１〜５ｎもクロック信号φ、により電源電圧■まで充電
されている。
またすべてのワード線及びダミーワード線はクロック信
号φ１のレベルが Ｏ″であり、かっＭＯＳＴ１５ａ、
１５ｂ・・４５ｃ、１５ｄがＯＮＬ。
号φ１のレベルが Ｏ″であり、かっＭＯＳＴ１５ａ、
１５ｂ・・４５ｃ、１５ｄがＯＮＬ。
ているので′０”になっており、すべてのメモリセル及
びダミーセルが非選択状態になっている。
びダミーセルが非選択状態になっている。
ＭＯＳＴ２３ａ、２３ｂ−，２３ｃ、２３ｄはクロック
信号Ｔ丁が“１″であるのでＯＮしており、ワード線及
びダミーワード線をより強く“Ｏ”に固定している。
信号Ｔ丁が“１″であるのでＯＮしており、ワード線及
びダミーワード線をより強く“Ｏ”に固定している。
時刻ｔｏにおいてクロック信号下７が“０”になると、
デコーダ及びダミーデコーダの予備充電が完了する。次
に時刻ｔ１においてアドレス信号が“０”または“１″
になるとデコーダ２１ａの出力１６ａ、１６ｂ・・・の
うちいずれか１本を残して他の出力はすべて′Ｏ”にな
る。この場合は出力１６ａのみが“１”となり他はすべ
て１０”となると想定している。
デコーダ及びダミーデコーダの予備充電が完了する。次
に時刻ｔ１においてアドレス信号が“０”または“１″
になるとデコーダ２１ａの出力１６ａ、１６ｂ・・・の
うちいずれか１本を残して他の出力はすべて′Ｏ”にな
る。この場合は出力１６ａのみが“１”となり他はすべ
て１０”となると想定している。
デコーダ出力１６ａのみが１″となった場合、ＭＯＳＴ
１５ａのみがＯＮＬ、クロック（言分φ。
１５ａのみがＯＮＬ、クロック（言分φ。
によりメモリセルｌａｌ〜ｌａｎが選択されることにな
る。これらのセルは各ビット線対のうち左側のビット線
４１〜４ｎに接続されている。
る。これらのセルは各ビット線対のうち左側のビット線
４１〜４ｎに接続されている。
この場合はダミーデコーダは右側のビット線に接続され
ているダミーセルｌｄｌ〜ｌｄｎを選択するように働く
ようになっている。即ち、ＭＯＳＴ１５ａは“０”、Ｍ
ＯＳＴ１６ｄが１”になる。
ているダミーセルｌｄｌ〜ｌｄｎを選択するように働く
ようになっている。即ち、ＭＯＳＴ１５ａは“０”、Ｍ
ＯＳＴ１６ｄが１”になる。
デコーダ、ダミーデコーダによる選択が柊わったあと時
刻ｔ２においてクロック信号φアがＶになる。これによ
りＭＯ３ＴＩＩＩ〜ｌｌｎ、１２１〜１２ ｎ、 １
３１〜１３ ｎがＯＦＦになりビットＮ、ＴＩが高イン
ピーダンス状態になり、セルデータの読み出しの待機状
態になる。また同時にクロック信号Ｔ７がＭＯ３Ｔ２３
ａ 〜２３ ｄのしきい値電圧ＶＴ１１よりもわずか
に高い値になり、ワード線６ａ、ダミーワード線６ｄを
除いたワード線が比較的高い抵抗で“０”に接地される
ことになる。
刻ｔ２においてクロック信号φアがＶになる。これによ
りＭＯ３ＴＩＩＩ〜ｌｌｎ、１２１〜１２ ｎ、 １
３１〜１３ ｎがＯＦＦになりビットＮ、ＴＩが高イン
ピーダンス状態になり、セルデータの読み出しの待機状
態になる。また同時にクロック信号Ｔ７がＭＯ３Ｔ２３
ａ 〜２３ ｄのしきい値電圧ＶＴ１１よりもわずか
に高い値になり、ワード線６ａ、ダミーワード線６ｄを
除いたワード線が比較的高い抵抗で“０”に接地される
ことになる。
次に時刻ｔ３においてクロック信号φ。が上昇を開始し
て時刻ｔ４で最終レベルＶに到達する。
て時刻ｔ４で最終レベルＶに到達する。
これによりワード線６ａ、ダミーワード＆ｉ６ｄの電圧
も上昇するが、上昇する時間はワード線の場所によって
異なる。即ちφ８の入力点に近い側の接続点１０ａ１．
１０ｄｌでは速く上昇し、遠い側の接続点ＩＱａｎ、１
０ｄｎでは遅く上昇する。
も上昇するが、上昇する時間はワード線の場所によって
異なる。即ちφ８の入力点に近い側の接続点１０ａ１．
１０ｄｌでは速く上昇し、遠い側の接続点ＩＱａｎ、１
０ｄｎでは遅く上昇する。
これはワード線、及びダミーワード線に付随する寄生抵
抗と容量とによるものである。通常この遅れは２５６に
ビットのＲＡＭの場合、２０ｎｓ程度になる。即ち接続
点１０ａｌ、１０ｄｌはクロック信号φ８とほぼ同時刻
のｔ４で電源電圧Ｖまで上昇するが、接続点１０ａｎ、
１０ｄｎは約２０ｎｓ遅れた時刻ｔ５で■に到達する。
抗と容量とによるものである。通常この遅れは２５６に
ビットのＲＡＭの場合、２０ｎｓ程度になる。即ち接続
点１０ａｌ、１０ｄｌはクロック信号φ８とほぼ同時刻
のｔ４で電源電圧Ｖまで上昇するが、接続点１０ａｎ、
１０ｄｎは約２０ｎｓ遅れた時刻ｔ５で■に到達する。
接続点１０ａｌ〜１０ａｎ、１０ｄｌ〜１０ｄｎの電圧
が上昇することによりＭＯ３Ｔ７ａ１〜７ａｎ、７ｄｌ
〜７ｄｎｆＪ＜ＯＮしてビット線にデータ及び参照デー
タが読み出される。
が上昇することによりＭＯ３Ｔ７ａ１〜７ａｎ、７ｄｌ
〜７ｄｎｆＪ＜ＯＮしてビット線にデータ及び参照デー
タが読み出される。
この場合は各メモリセルに“０”データが記憶されてい
るのでビット線４１〜４ｎの電位が低下する。一方ビッ
ト線５１〜５ｎ側ではダミーセルからの参照データが読
み出され電位が低下するがそのレベルはピッ１４，１４
１〜４ｎ＠よりも高い。
るのでビット線４１〜４ｎの電位が低下する。一方ビッ
ト線５１〜５ｎ側ではダミーセルからの参照データが読
み出され電位が低下するがそのレベルはピッ１４，１４
１〜４ｎ＠よりも高い。
なぜならば前述のようにダミーセル容量はメモリ容量の
半分に設定しであるからである。時刻ｔ５の直前におい
てクロック信号φ、が０からＶに上昇してＭＯ３Ｔ３３
をＯＮさせる。このと「Ｔπは“０”のためＭＯ３Ｔ３
４はＯＦＦしている。
半分に設定しであるからである。時刻ｔ５の直前におい
てクロック信号φ、が０からＶに上昇してＭＯ３Ｔ３３
をＯＮさせる。このと「Ｔπは“０”のためＭＯ３Ｔ３
４はＯＦＦしている。
ＭＯ３Ｔ３３がＯＮすることによりＭＯ３Ｔ３２のゲー
ト電圧が上昇しＭＯ３Ｔ３２がＯＩ’Ｌしてエフ信号、
即ち接続点２５１〜２５ｎの電位が低下を始める（時刻
ｔ５）。クロック信号Ｔ７が下降すると４１〜４ｎと５
１〜５ｎの各ビット線間の微小電圧差がセンスアンプ２
４１〜２４ｎによって増幅される。クロック信号■７の
下降が完了した時刻ｔ６においてはピッ）！４１〜４ｎ
の電位は“０”、ビット線５１〜５ｎの電位は■よりわ
ずかに低下したレベルになり増幅が完了する。
ト電圧が上昇しＭＯ３Ｔ３２がＯＩ’Ｌしてエフ信号、
即ち接続点２５１〜２５ｎの電位が低下を始める（時刻
ｔ５）。クロック信号Ｔ７が下降すると４１〜４ｎと５
１〜５ｎの各ビット線間の微小電圧差がセンスアンプ２
４１〜２４ｎによって増幅される。クロック信号■７の
下降が完了した時刻ｔ６においてはピッ）！４１〜４ｎ
の電位は“０”、ビット線５１〜５ｎの電位は■よりわ
ずかに低下したレベルになり増幅が完了する。
この大きな電圧差が図示しない後段の回路に伝達され、
ＲＡＭの出力に読み出される。
ＲＡＭの出力に読み出される。
以上で一連の読み出し動作が完了すると他のメモリセル
の読み出しのために待機状態に移る必要がある。待機状
態に移るときはメモリセル容量の電圧レベルは完全な“
Ｏ”または“ｌ”レベルであることが望ましい、もし完
全なレベルからずれた場合は次の読み出し時において読
み出しマージンが低下するからである。そのためにはワ
ード線６ａの電圧が０になりＭＯ３Ｔ７ ａ １〜７
ａ ｎがＯＦＦするまでＭＯ３Ｔ３０１〜３０ｎとＭＯ
３Ｔ３２がＯＮしてビット線４１〜４ｎの電圧が“０”
の低インピーダンス状態に固定されていなければならな
い。また、ビット線電位の平衡時においては不要な電力
消費をさけるためＭＯ３Ｔ３２がＯＦＦしていなければ
ならない。
の読み出しのために待機状態に移る必要がある。待機状
態に移るときはメモリセル容量の電圧レベルは完全な“
Ｏ”または“ｌ”レベルであることが望ましい、もし完
全なレベルからずれた場合は次の読み出し時において読
み出しマージンが低下するからである。そのためにはワ
ード線６ａの電圧が０になりＭＯ３Ｔ７ ａ １〜７
ａ ｎがＯＦＦするまでＭＯ３Ｔ３０１〜３０ｎとＭＯ
３Ｔ３２がＯＮしてビット線４１〜４ｎの電圧が“０”
の低インピーダンス状態に固定されていなければならな
い。また、ビット線電位の平衡時においては不要な電力
消費をさけるためＭＯ３Ｔ３２がＯＦＦしていなければ
ならない。
さて第４図において待機状態に移る時の波形が時刻ｔ７
以降に示されている。
以降に示されている。
時刻ｔ７においてクロックφ。が下降を開始して時刻ｔ
８において最終レベル１０″に到達する。
８において最終レベル１０″に到達する。
これによりワード線６ａ及びダミーワード線の電圧も下
降するが、前述の上昇の場合と同様に下降する時間は場
所によって異なる。即ち、接続点ＩＱａｎ、１０ｄｎで
は遅＜１０ａ１．１０ｄｌでは早くなる。ここでＭＯ３
Ｔ７ ａ ｎが待機状態になるためにはゲート電圧がＶ
Ｔ１１以下になりＯＦＦする必要がある。従ってＭＯ３
Ｔ７ａｎはほぼ時刻ｔ９で待機状態になる。
降するが、前述の上昇の場合と同様に下降する時間は場
所によって異なる。即ち、接続点ＩＱａｎ、１０ｄｎで
は遅＜１０ａ１．１０ｄｌでは早くなる。ここでＭＯ３
Ｔ７ ａ ｎが待機状態になるためにはゲート電圧がＶ
Ｔ１１以下になりＯＦＦする必要がある。従ってＭＯ３
Ｔ７ａｎはほぼ時刻ｔ９で待機状態になる。
ＭＯ３Ｔ７ａｎがＯＦＦになった後、りｔ）７り■πが
“１″になり、ＭＯ３Ｔ３４がＯＮして接続点３５のレ
ベルが“Ｏ”になりＭＯ３Ｔ３２がＯＦＦする。次に時
刻ｔ９でφえが下降を始め、ビット線電位の平衡化と充
電が始まる。これによりＭＯ３Ｔ１１１〜１１ｎ、１２
１〜１２ｎ、１３１〜１３ｎがＯＮしてビットｗＡ４１
〜４ ｎの電位が上昇しピッ）線５１〜５ｎの電位は一
旦下降を始める。そして時刻ｔｌｌで電源電圧■まで上
昇しビット線間の電位はほぼ同じレベルになる（理論的
には無限大の時間を要する）。もし平衡化が不十分で一
対のビット線間の電位差が大きい場合は次の読み出しの
時の読み出し電圧マージンが減少し誤動作を招くことに
なる。
“１″になり、ＭＯ３Ｔ３４がＯＮして接続点３５のレ
ベルが“Ｏ”になりＭＯ３Ｔ３２がＯＦＦする。次に時
刻ｔ９でφえが下降を始め、ビット線電位の平衡化と充
電が始まる。これによりＭＯ３Ｔ１１１〜１１ｎ、１２
１〜１２ｎ、１３１〜１３ｎがＯＮしてビットｗＡ４１
〜４ ｎの電位が上昇しピッ）線５１〜５ｎの電位は一
旦下降を始める。そして時刻ｔｌｌで電源電圧■まで上
昇しビット線間の電位はほぼ同じレベルになる（理論的
には無限大の時間を要する）。もし平衡化が不十分で一
対のビット線間の電位差が大きい場合は次の読み出しの
時の読み出し電圧マージンが減少し誤動作を招くことに
なる。
なお時１］ｔ９付近においてクロック■１．（ｌｌｃの
上昇Ａｘ、τｘ、 ・旧−・、Ａｘｎ、Ａｘｎの下降が
あるが、これは本発明と直接の関係はない。
上昇Ａｘ、τｘ、 ・旧−・、Ａｘｎ、Ａｘｎの下降が
あるが、これは本発明と直接の関係はない。
以上のように、ビット線電位の平衡化山吹の読み出しマ
ージンを大きくとるため、できるだけ速く行なう必要が
あるのでメモリセルのスイッチングＭＯ３ＴがＯＦＦし
た直後に行なうのが最も効率的である。
ージンを大きくとるため、できるだけ速く行なう必要が
あるのでメモリセルのスイッチングＭＯ３ＴがＯＦＦし
た直後に行なうのが最も効率的である。
従来は平衡化の始まるタイミング、即ちφ、の発生する
タイミングはφ。信号を基準とするＭＯ３Ｔのインバー
タ回路を縦続接続した遅延回路により発生していたが、
この回路要素の中にはワード線に用いられている比較的
高抵抗の高融点金属による抵抗体は用いられていなかっ
た。
タイミングはφ。信号を基準とするＭＯ３Ｔのインバー
タ回路を縦続接続した遅延回路により発生していたが、
この回路要素の中にはワード線に用いられている比較的
高抵抗の高融点金属による抵抗体は用いられていなかっ
た。
この抵抗体の抵抗値が製造上のばらつきにより高くなっ
た場合、１０ａｎの波形の破線で示すように下降時間が
長くなりメモリセルのスイッチングＭＯ３ＴがＯＦＦす
る時間が遅くなる（時刻ｔ１０）、この状態で時刻ｔ９
においてビット線の平衡化が始まると、スイッチングＭ
Ｏ３ＴがＯＦＦしないうちにビット線４ｎの電圧が上昇
し、メモリセルｌａｎに高い電圧が入り誤動作を招くこ
とになる。
た場合、１０ａｎの波形の破線で示すように下降時間が
長くなりメモリセルのスイッチングＭＯ３ＴがＯＦＦす
る時間が遅くなる（時刻ｔ１０）、この状態で時刻ｔ９
においてビット線の平衡化が始まると、スイッチングＭ
Ｏ３ＴがＯＦＦしないうちにビット線４ｎの電圧が上昇
し、メモリセルｌａｎに高い電圧が入り誤動作を招くこ
とになる。
従来の回路においては、このばらつきを計算により求め
ていたので、安全を見込んで必要以上に平衡化の開始タ
イミングを遅らせていた。このためＲＡＭの動作サイク
ル時間（第２図のｔｏからｔＱ’ まで）が長くなって
いた。
ていたので、安全を見込んで必要以上に平衡化の開始タ
イミングを遅らせていた。このためＲＡＭの動作サイク
ル時間（第２図のｔｏからｔＱ’ まで）が長くなって
いた。
この発明は以上のような従来のものの問題点に鑑みてな
されたもので、従来のものに比し、ビット線電位の平衡
化を早く開始することのできる半導体記憶回路を提供す
ることを目的としている。
されたもので、従来のものに比し、ビット線電位の平衡
化を早く開始することのできる半導体記憶回路を提供す
ることを目的としている。
この発明に係る半導体記憶回路は、ダミーワード線端部
の電位が所定電位になったことによりダミーワード線選
択が終了したことを検知し、該検知時にセンスアンプ動
作を終了させた後にビット線電位を平衡化するようにし
たものである。
の電位が所定電位になったことによりダミーワード線選
択が終了したことを検知し、該検知時にセンスアンプ動
作を終了させた後にビット線電位を平衡化するようにし
たものである。
この発明においては、推定値ではなく、実際に平衡化開
始可能となった時点でビット線電位が平衡化されるから
、ワード線抵抗のばらつきに影響されることな〈従来の
ものに比し、早い時期に電位平衡が開始され、センスア
ンプの無駄な電力消費もなくなる。
始可能となった時点でビット線電位が平衡化されるから
、ワード線抵抗のばらつきに影響されることな〈従来の
ものに比し、早い時期に電位平衡が開始され、センスア
ンプの無駄な電力消費もなくなる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶回路にお
けるビット線平衡化信号発生回路のみを示す回路図で、
図において、第３図と同一符号は同一部分を示す。
けるビット線平衡化信号発生回路のみを示す回路図で、
図において、第３図と同一符号は同一部分を示す。
第１図において、１００はダミーワード線の選択が終了
したことを検出し、該検出時にビット線電位平衡用のＦ
ＥＴ１４１〜１４ｎを動作させる平衡制御手段であり、
該手段は回路１００ａ、１００ｂ、１００ｃにより構成
されている。４０〜４６からなる回路１００ａはダミー
ワード、％＊６ｃ。
したことを検出し、該検出時にビット線電位平衡用のＦ
ＥＴ１４１〜１４ｎを動作させる平衡制御手段であり、
該手段は回路１００ａ、１００ｂ、１００ｃにより構成
されている。４０〜４６からなる回路１００ａはダミー
ワード、％＊６ｃ。
６ｄ端部の電圧により該ダミーワード線の選択終了を検
出する第１の制御回路であり、具体的には２人力の一般
的なプートストラップインバータ回路で構成されており
、該回路１００ａにおいて、４０はゲートとドレイン電
極が電源端子１９に、ソースが接続点４１に接続された
充電用ＭＯ３Ｔ、４２は一端が接続点４１に他端がブー
トストラップインバータ回路の出力点である接続点４４
に接続された昇圧容量、４３は電源端子１９と出力点４
４との間に設けられゲート電極が上記昇圧容量の一端に
接続された負荷ＭＯ３Ｔ、４５は出力点４４と接地点と
の間に設けられゲート電極がダミーワード！ｆｊｉ６ｃ
の他端に接続されたドライバーＭＯ３Ｔ、４６は出力点
４４と接地点との間に設けられゲート電極がダミーワー
ド線６ｄの他端に接続されたドライバーＭＯ３Ｔである
。
出する第１の制御回路であり、具体的には２人力の一般
的なプートストラップインバータ回路で構成されており
、該回路１００ａにおいて、４０はゲートとドレイン電
極が電源端子１９に、ソースが接続点４１に接続された
充電用ＭＯ３Ｔ、４２は一端が接続点４１に他端がブー
トストラップインバータ回路の出力点である接続点４４
に接続された昇圧容量、４３は電源端子１９と出力点４
４との間に設けられゲート電極が上記昇圧容量の一端に
接続された負荷ＭＯ３Ｔ、４５は出力点４４と接地点と
の間に設けられゲート電極がダミーワード！ｆｊｉ６ｃ
の他端に接続されたドライバーＭＯ３Ｔ、４６は出力点
４４と接地点との間に設けられゲート電極がダミーワー
ド線６ｄの他端に接続されたドライバーＭＯ３Ｔである
。
また３３．３４からなる回路ｔｏｏｂはセンスアンプ２
４１〜２４ｎの動作制御のための第２の制御回路であり
、ダミーワード線非選択時にセンスアンプ動作を停止さ
せるための信号を第１のＦＥＴ３２に対し出力する。こ
の回路２００において、３３はドレインが電源端子１９
にゲートが端子３６にソースが端子３５に接続されたＭ
Ｏ３Ｔ。
４１〜２４ｎの動作制御のための第２の制御回路であり
、ダミーワード線非選択時にセンスアンプ動作を停止さ
せるための信号を第１のＦＥＴ３２に対し出力する。こ
の回路２００において、３３はドレインが電源端子１９
にゲートが端子３６にソースが端子３５に接続されたＭ
Ｏ３Ｔ。
３４はドレインが接続点３５にゲートが接続点４４にソ
ースが接地点にそれぞれ接続されたＭＯ３Ｔである。
ースが接地点にそれぞれ接続されたＭＯ３Ｔである。
また４８〜５４からなる回路１００Ｃは第２の制御回路
１００ｂの出力を受けて上記センスアンプ２４１〜２４
ｎのセンス動作終了後に第２のＦＥＴ１４１〜１４ｎを
動作させる第３の制御回路であり、該回路１００ｃは２
人力の一般的なプートストラップインバータ回路で構成
されており、該回路１００Ｃにおいて、４８はゲートと
ドレインが電源端子１９に、ソースが接続点４９に接続
された充電用ＭＯ５Ｔ、５０は一端が接続点４９に他端
がこのプートストラップ回路の出力点である接続点５２
に接続された昇圧容量、５１は電源端子１９と出力点５
２との間に設けられゲート電極が上記昇圧容量の一端に
接続された負荷ＭＯ３Ｔ、５３は出力点５２と接地点と
の間に設けられゲート電極が接続点３５に接続されたド
ライバーＭＯ３Ｔ、５４は出力点５２と接地点との間に
設けられゲート電極がクロック信号φｔ゛の供給される
端子５５に接続されたドライバーＭＯ３Ｔである。また
、５６．５８は相補性インバータ回路を構成するＭＯ３
Ｔであり、５６は電源端子１９と接続点５７との間に設
けられゲート電極を接続点５２に接続されたＰチャンネ
ルＭＯ３Ｔ、５８は接続点５７と接地点との間に設けら
れ、ゲート電極が接続点５２に接続されたＭＯ３Ｔであ
る。
１００ｂの出力を受けて上記センスアンプ２４１〜２４
ｎのセンス動作終了後に第２のＦＥＴ１４１〜１４ｎを
動作させる第３の制御回路であり、該回路１００ｃは２
人力の一般的なプートストラップインバータ回路で構成
されており、該回路１００Ｃにおいて、４８はゲートと
ドレインが電源端子１９に、ソースが接続点４９に接続
された充電用ＭＯ５Ｔ、５０は一端が接続点４９に他端
がこのプートストラップ回路の出力点である接続点５２
に接続された昇圧容量、５１は電源端子１９と出力点５
２との間に設けられゲート電極が上記昇圧容量の一端に
接続された負荷ＭＯ３Ｔ、５３は出力点５２と接地点と
の間に設けられゲート電極が接続点３５に接続されたド
ライバーＭＯ３Ｔ、５４は出力点５２と接地点との間に
設けられゲート電極がクロック信号φｔ゛の供給される
端子５５に接続されたドライバーＭＯ３Ｔである。また
、５６．５８は相補性インバータ回路を構成するＭＯ３
Ｔであり、５６は電源端子１９と接続点５７との間に設
けられゲート電極を接続点５２に接続されたＰチャンネ
ルＭＯ３Ｔ、５８は接続点５７と接地点との間に設けら
れ、ゲート電極が接続点５２に接続されたＭＯ３Ｔであ
る。
次に第１図の回路の動作を第２図の波形図を用いて説明
する。
する。
第１図の回路はメモリセルの動作時に必ず動作し、かつ
信号の伝搬速度が最も遅くなる２本のダミーワード線線
端の電圧変化を用い、これを基準としてビット線電位を
平衡化するための信号を発生することを動作原理として
いる。
信号の伝搬速度が最も遅くなる２本のダミーワード線線
端の電圧変化を用い、これを基準としてビット線電位を
平衡化するための信号を発生することを動作原理として
いる。
第２図の時刻ｔ７においてダミーワード線６Ｃの端部に
おける接続点２８Ｃ（ダミーワード線６ｄが選ばれた場
合は２８ｄ）の電圧が降下を始めて時刻ｔ９において“
０”になるとドライバーＭＯ３Ｔ４５がＯＦＦになる。
おける接続点２８Ｃ（ダミーワード線６ｄが選ばれた場
合は２８ｄ）の電圧が降下を始めて時刻ｔ９において“
０”になるとドライバーＭＯ３Ｔ４５がＯＦＦになる。
これによりブートストラップインバータ回路１００ａの
出力点４４のレベルがほぼ０から■まで上昇する（時刻
ｔ９１）。
出力点４４のレベルがほぼ０から■まで上昇する（時刻
ｔ９１）。
出力点４４のレベルが上昇することによりＭ Ｏ５Ｔ３
４がＯＮして接続点３５のレベルがＶ−ＶＴＩ（から“
Ｏ”に降下する（時刻ｔ９２）。これによりＭＯ３Ｔ３
２がＯＦＦしてＭＯ３Ｔ３２を介して各ビット線と接地
間の導通がしゃ断される。このときクロック信号７丁は
０レベルの高抵抗状態になる。
４がＯＮして接続点３５のレベルがＶ−ＶＴＩ（から“
Ｏ”に降下する（時刻ｔ９２）。これによりＭＯ３Ｔ３
２がＯＦＦしてＭＯ３Ｔ３２を介して各ビット線と接地
間の導通がしゃ断される。このときクロック信号７丁は
０レベルの高抵抗状態になる。
接続点３５のレベルが“０”になるとこれにそのゲート
電極が接続されているドライバーＭ Ｏ５Ｔ５３がＯＦ
Ｆとなりブートストラップインバータ回路１００Ｃの出
力点５２のレベルがほぼ０から電源電圧■まで上昇する
（時刻ｔ９３）。
電極が接続されているドライバーＭ Ｏ５Ｔ５３がＯＦ
Ｆとなりブートストラップインバータ回路１００Ｃの出
力点５２のレベルがほぼ０から電源電圧■まで上昇する
（時刻ｔ９３）。
これにより次段の相補性インバータの出力点のレベルが
■からＯに降下してＰチャンネルＭＯ３Ｔであるビット
線電位平衡用ＭＯ３Ｔ１３１〜１３ｎと充電用ＭＯ３Ｔ
Ｉ １１〜Ｉ Ｉｎ、１２１〜１２ｎが共にＯＮしてビ
ット線電位の平衡化及び充電が行なわれる。
■からＯに降下してＰチャンネルＭＯ３Ｔであるビット
線電位平衡用ＭＯ３Ｔ１３１〜１３ｎと充電用ＭＯ３Ｔ
Ｉ １１〜Ｉ Ｉｎ、１２１〜１２ｎが共にＯＮしてビ
ット線電位の平衡化及び充電が行なわれる。
このように、本実施例ではダミーワード線の端部の最も
遅れた信号を検出し、これを基準としてセンスアンプの
ソース電位及びビットライン電位の平衡化を行なうよう
にしたので、ワード線の抵抗値のばらつきにより待機状
態のメモリセルのレベルの完全化ができ、またビット線
平衡時の不要な電力消費が低減でき、さらにメモリセル
内容を破壊することなく、高速にビット線電位の平衡化
ができるという効果がある。
遅れた信号を検出し、これを基準としてセンスアンプの
ソース電位及びビットライン電位の平衡化を行なうよう
にしたので、ワード線の抵抗値のばらつきにより待機状
態のメモリセルのレベルの完全化ができ、またビット線
平衡時の不要な電力消費が低減でき、さらにメモリセル
内容を破壊することなく、高速にビット線電位の平衡化
ができるという効果がある。
なお本発明とは直接関係しないが、φ、” はメモリセ
ルデータ読み出しのためワード線に電圧が印加される直
前にビット線を高インピーダンス状態にするためにＭＯ
３Ｔ１１１〜１１ ｎ、 １２１〜１２ｎ、１３１〜
ｌ ３ｎをＯＦＦするための信号でワード線電位が上昇
する以前にＭＯ３Ｔ５４のゲートに加えられφ、を■レ
ベルにする働きをする。
ルデータ読み出しのためワード線に電圧が印加される直
前にビット線を高インピーダンス状態にするためにＭＯ
３Ｔ１１１〜１１ ｎ、 １２１〜１２ｎ、１３１〜
ｌ ３ｎをＯＦＦするための信号でワード線電位が上昇
する以前にＭＯ３Ｔ５４のゲートに加えられφ、を■レ
ベルにする働きをする。
なお本実施例ではビットラインの平衡及び充電用ＭＯ３
ＴにＰチャンネルＭＯ３Ｔを用いたが、ＮチャンネルＭ
Ｏ３Ｔでも同様の効果が得られる。
ＴにＰチャンネルＭＯ３Ｔを用いたが、ＮチャンネルＭ
Ｏ３Ｔでも同様の効果が得られる。
但しこの場合φえの極性は逆になり、そのレベルは電源
電圧Ｖ＋ＶＴＲ以上にすることが必要である。
電圧Ｖ＋ＶＴＲ以上にすることが必要である。
またこの実施例ではメモリセルのＭＯ３ＴにＮチャンネ
ルＭＯ３Ｔを用いたが、各信号の極性とＭＯ３ＴＯ掻性
を逆にすれば上記実施例と同様の効果が得られる。
ルＭＯ３Ｔを用いたが、各信号の極性とＭＯ３ＴＯ掻性
を逆にすれば上記実施例と同様の効果が得られる。
以上のように、本発明に係る半導体記憶回路によれば、
ダミーワード線の端部の最も遅れた信号を検出し、これ
を基準としてビットライン電位の平衡化を行なうように
したので、実際に平衡化可能となった時点で平衡化が行
なえ、従来のものに比し高速にビット線電位の平衡化が
できるという効果がある。
ダミーワード線の端部の最も遅れた信号を検出し、これ
を基準としてビットライン電位の平衡化を行なうように
したので、実際に平衡化可能となった時点で平衡化が行
なえ、従来のものに比し高速にビット線電位の平衡化が
できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路動作を説明するための波形図、第３図は従来の
回路を示す図、第４図は第３図の回路動作を説明するた
めの波形図である。 図において、１ａ１〜１ａｎ、１ｂｌ〜１ｂｎはメモリ
セル、ＩＣＩ〜ｌｃｎ、ｌｄｌ〜ｌｄｎはダミーセル、
２４１〜２４ｎはセンスアンプ、６ａ、６ｂはワード線
、６ｃ、６ｄはダミーワード綿、２１ａ、２１ｂはデコ
ーダ回路、ダミーデコーダ回路、３２は第１のＦＥＴ、
１１１〜１１ｎ、１２１〜１２ｎはＰチャンネルＭＯ３
Ｔ、１４１〜１４ｎは第２のＦＥ、Ｔ、１００は平衡制
御手段、１００ａ、１００ｂ、１００ｃは第１．第２、
第３の制御回路である。
図の回路動作を説明するための波形図、第３図は従来の
回路を示す図、第４図は第３図の回路動作を説明するた
めの波形図である。 図において、１ａ１〜１ａｎ、１ｂｌ〜１ｂｎはメモリ
セル、ＩＣＩ〜ｌｃｎ、ｌｄｌ〜ｌｄｎはダミーセル、
２４１〜２４ｎはセンスアンプ、６ａ、６ｂはワード線
、６ｃ、６ｄはダミーワード綿、２１ａ、２１ｂはデコ
ーダ回路、ダミーデコーダ回路、３２は第１のＦＥＴ、
１１１〜１１ｎ、１２１〜１２ｎはＰチャンネルＭＯ３
Ｔ、１４１〜１４ｎは第２のＦＥ、Ｔ、１００は平衡制
御手段、１００ａ、１００ｂ、１００ｃは第１．第２、
第３の制御回路である。
Claims (2)
- （１）１つのビット線に接続された、複数のメモリセル
及び少なくとも１つのダミーセルと該ビット線対の一端
に接続されたセンスアンプとが複数配置されてなるメモ
リ回路と、 上記一対のビット線毎に設けられビット線間の電位を平
衡化するための複数のＦＥＴと、 上記ダミーセルを制御するための少なくとも２つのダミ
ーワード線の選択が終了したことを検出し該検出時上記
複数のＦＥＴを動作せしめる平衡制御手段とを備えたこ
とを特徴とする半導体記憶回路。 - （２）上記平衡制御手段は、 上記ダミーワード線端部の電圧が所定電位となったこと
を検出する第１の制御回路と、 上記センスアンプの制御信号を発生し上記所定電位検出
時に該センスアンプのセンス動作を停止させる第２の制
御回路と、 該センス動作終了時に上記複数のＦＥＴおよびビット線
プリチャージ用ＦＥＴを動作せしめる第３の制御回路と
を備えたものであることを特徴とする特許請求の範囲第
１項記載の半導体記憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039390A JPS62197990A (ja) | 1986-02-25 | 1986-02-25 | 半導体記憶回路 |
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| DE19873705875 DE3705875A1 (de) | 1986-02-25 | 1987-02-24 | Halbleiterspeicherschaltung |
| US07/018,467 US4792928A (en) | 1986-02-25 | 1987-02-25 | Semiconductor memory circuit with control of bit line voltage balancing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61039390A JPS62197990A (ja) | 1986-02-25 | 1986-02-25 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62197990A true JPS62197990A (ja) | 1987-09-01 |
| JPH0568798B2 JPH0568798B2 (ja) | 1993-09-29 |
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|---|---|---|---|
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| DE (1) | DE3705875A1 (ja) |
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1987
- 1987-02-24 DE DE19873705875 patent/DE3705875A1/de active Granted
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