JP3182155B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3182155B2 JP3182155B2 JP41718190A JP41718190A JP3182155B2 JP 3182155 B2 JP3182155 B2 JP 3182155B2 JP 41718190 A JP41718190 A JP 41718190A JP 41718190 A JP41718190 A JP 41718190A JP 3182155 B2 JP3182155 B2 JP 3182155B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- integrated circuit
- semiconductor integrated
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000007667 floating Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 238000002120 advanced silicon etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えばＲＯＭ、ＲＡ
Ｍ、ＰＬＡ等のように、複数のビットラインを互いに近
接して配置した半導体集積回路に関する。
Ｍ、ＰＬＡ等のように、複数のビットラインを互いに近
接して配置した半導体集積回路に関する。
【０００２】
【従来の技術】近年、プロセス技術の進歩により、配線
間隔を非常に小さくすることが可能となり、その結果、
隣接するビット間の容量カップリングによる誤動作が問
題とされつつある。ＲＯＭ、ＲＡＭ、ＰＬＡ等の半導体
集積回路においても、単ビットの論理レベルによりメモ
リの出力を決定する場合は特にこの問題が顕著となる。
即ち、これらの回路にあっては、プリチャージ後のフロ
ーティング状態を保持していなければならないビットに
隣接するビットがディスチャージされると、フローティ
ング状態を保持していなければならない隣接ビットの電
位が容量カップリングの影響によって変動し、センスア
ンプのスレッショルド電圧を越えて誤動作に至ることが
ある。
間隔を非常に小さくすることが可能となり、その結果、
隣接するビット間の容量カップリングによる誤動作が問
題とされつつある。ＲＯＭ、ＲＡＭ、ＰＬＡ等の半導体
集積回路においても、単ビットの論理レベルによりメモ
リの出力を決定する場合は特にこの問題が顕著となる。
即ち、これらの回路にあっては、プリチャージ後のフロ
ーティング状態を保持していなければならないビットに
隣接するビットがディスチャージされると、フローティ
ング状態を保持していなければならない隣接ビットの電
位が容量カップリングの影響によって変動し、センスア
ンプのスレッショルド電圧を越えて誤動作に至ることが
ある。
【０００３】従来のＲＯＭの構成図を図５に、その動作
説明図を図６に示す。尚、図５においては、回路全体の
中で、２ビット分のビットラインＢＬ０、ＢＬ１のみを
示す。又、各トランジスタＴ０１、Ｔ０２、Ｔ０３、Ｔ
１１、Ｔ１２、Ｔ１４はそのゲートに“Ｈ”を供給する
ことによりオンするものとする。今仮に、各ワードライ
ンＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を順次に選択するこ
とにより、各ワードラインに接続されたメモリセルの内
容を、ビットラインＢＬ０、ＢＬ１に読み出す場合を想
定する。
説明図を図６に示す。尚、図５においては、回路全体の
中で、２ビット分のビットラインＢＬ０、ＢＬ１のみを
示す。又、各トランジスタＴ０１、Ｔ０２、Ｔ０３、Ｔ
１１、Ｔ１２、Ｔ１４はそのゲートに“Ｈ”を供給する
ことによりオンするものとする。今仮に、各ワードライ
ンＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３を順次に選択するこ
とにより、各ワードラインに接続されたメモリセルの内
容を、ビットラインＢＬ０、ＢＬ１に読み出す場合を想
定する。
【０００４】この場合、各選択周期ＰＨＡＳＥ（１）〜
ＰＨＡＳＥ（４）の初めに、プリチャージパルスＰｒｅ
をトランジスタＴ０１、Ｔ１１のゲートに与えることに
より、各ビットラインＢＬ０、ＢＬ１を“Ｈ”にプリチ
ャージし、その後、各ワードラインＷＬ０〜ＷＬ３に選
択パルス“Ｈ”を供給し、該当するトランジスタＴ０
２、Ｔ０３、Ｔ１２、Ｔ１４をオンさせる。
ＰＨＡＳＥ（４）の初めに、プリチャージパルスＰｒｅ
をトランジスタＴ０１、Ｔ１１のゲートに与えることに
より、各ビットラインＢＬ０、ＢＬ１を“Ｈ”にプリチ
ャージし、その後、各ワードラインＷＬ０〜ＷＬ３に選
択パルス“Ｈ”を供給し、該当するトランジスタＴ０
２、Ｔ０３、Ｔ１２、Ｔ１４をオンさせる。
【０００５】すると、当該選択されたワードラインとビ
ットラインとの交点に位置するメモリセルにトランジス
タが存在する場合、そのビットラインの論理レベルは
“Ｌ”にプルダウンされ、これをセンスアンプＳ１、Ｓ
２が検出することにより、該当するメモリセルの状態が
外部に出力される。しかしながら、この様な従来のＲＯ
Ｍにあっては、相隣接するビットラインＢＬ０とＢＬ１
とが極めて近接して配置されていた為、両者間の静電容
量Ｃ０−１の影響により、ビットラインＢＬ０、ＢＬ１
の電位が不用意に低下し、これがセンスアンプＳ１、Ｓ
２のスレショルド電圧よりも低くなると、誤出力を生ず
るという問題点があった。
ットラインとの交点に位置するメモリセルにトランジス
タが存在する場合、そのビットラインの論理レベルは
“Ｌ”にプルダウンされ、これをセンスアンプＳ１、Ｓ
２が検出することにより、該当するメモリセルの状態が
外部に出力される。しかしながら、この様な従来のＲＯ
Ｍにあっては、相隣接するビットラインＢＬ０とＢＬ１
とが極めて近接して配置されていた為、両者間の静電容
量Ｃ０−１の影響により、ビットラインＢＬ０、ＢＬ１
の電位が不用意に低下し、これがセンスアンプＳ１、Ｓ
２のスレショルド電圧よりも低くなると、誤出力を生ず
るという問題点があった。
【０００６】例えば、図６の動作説明図において、ＰＨ
ＡＳＥ（２）、（３）では一方のビットラインのみがデ
ィスチャージされており、他方はプリチャージ後のフロ
ーティング状態となる筈であるが、ビットラインＢＬ０
とＢＬ１とが極めて近接している為、ビットライン間の
静電容量Ｃ０−１によるカップリング効果で、図中点線
で示されるようにレベルの低下が起こり、これがセンス
アンプＳ１、Ｓ２のスレショルド電圧よりも低くなると
誤出力が生ずる。
ＡＳＥ（２）、（３）では一方のビットラインのみがデ
ィスチャージされており、他方はプリチャージ後のフロ
ーティング状態となる筈であるが、ビットラインＢＬ０
とＢＬ１とが極めて近接している為、ビットライン間の
静電容量Ｃ０−１によるカップリング効果で、図中点線
で示されるようにレベルの低下が起こり、これがセンス
アンプＳ１、Ｓ２のスレショルド電圧よりも低くなると
誤出力が生ずる。
【０００７】
【発明が解決しようとする課題】上述したＲＯＭのよう
に、互いに近接して配置され、且つそれぞれ該当するメ
モリセルの記憶内容が読み出される複数のビットライン
を有する半導体集積回路においては、隣接するビットラ
イン間の静電容量の影響で、ビットラインの電位が不用
意に変動し、これにより誤出力を生ずるという問題点が
あった。
に、互いに近接して配置され、且つそれぞれ該当するメ
モリセルの記憶内容が読み出される複数のビットライン
を有する半導体集積回路においては、隣接するビットラ
イン間の静電容量の影響で、ビットラインの電位が不用
意に変動し、これにより誤出力を生ずるという問題点が
あった。
【０００８】この発明は、上述の問題点に鑑み成された
ものであり、その目的とするところは、各ビットライン
の電位が隣接ビットライン電位の影響を受けて変動して
も、これにより誤出力の生ずることがないようにした半
導体集積回路を提供することにある。
ものであり、その目的とするところは、各ビットライン
の電位が隣接ビットライン電位の影響を受けて変動して
も、これにより誤出力の生ずることがないようにした半
導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明は、上記の目的
を達成するために、互いに近接して配置されると共にそ
れぞれ該当するメモリセルの記憶内容が読み出される複
数のビットラインを有し、単ビットの論理レベルの変化
により前記メモリセルの出力の論理レベルを決定する半
導体集積回路において、相隣接する前記ビットラインの
論理極性を交互に逆極性としたことを特徴とするもので
ある。
を達成するために、互いに近接して配置されると共にそ
れぞれ該当するメモリセルの記憶内容が読み出される複
数のビットラインを有し、単ビットの論理レベルの変化
により前記メモリセルの出力の論理レベルを決定する半
導体集積回路において、相隣接する前記ビットラインの
論理極性を交互に逆極性としたことを特徴とするもので
ある。
【００１０】
【作用】この様な構成によれば、相隣接するビットライ
ン間の静電容量の影響による各ビットラインの電位変動
は、当該各ビットラインにおける論理極性を強調するよ
うに作用する為、上記電位変動に起因して論理極性が逆
となって誤動作することがない。
ン間の静電容量の影響による各ビットラインの電位変動
は、当該各ビットラインにおける論理極性を強調するよ
うに作用する為、上記電位変動に起因して論理極性が逆
となって誤動作することがない。
【００１１】
【実施例】本発明に係わる第１実施例の構成図を図１
に、その動作説明図を図２に示す。尚、この第１実施例
は、本発明をＲＯＭに適応したものである。今仮に、ワ
ードラインＷＬ０〜ＷＬ３を順次選択し、そのメモリセ
ルの内容をセンスアンプＳ１、Ｓ２を介して外部へと出
力する場合を想定する。
に、その動作説明図を図２に示す。尚、この第１実施例
は、本発明をＲＯＭに適応したものである。今仮に、ワ
ードラインＷＬ０〜ＷＬ３を順次選択し、そのメモリセ
ルの内容をセンスアンプＳ１、Ｓ２を介して外部へと出
力する場合を想定する。
【００１２】この場合、図２に示されるように、各ＰＨ
ＡＳＥ（１）〜ＰＨＡＳＥ（４）の最初で、プリチャー
ジパルスＰｒｅ“Ｈ”をトランジスタＴ０１、Ｔ１１の
ゲートに与えてこれらをオンさせることにより、ビット
ラインＢＬ０を電源電位“Ｈ”にプリチャージすると共
に、ビットラインＢＬ１をアース電位“Ｌ”にディスチ
ャージする。
ＡＳＥ（１）〜ＰＨＡＳＥ（４）の最初で、プリチャー
ジパルスＰｒｅ“Ｈ”をトランジスタＴ０１、Ｔ１１の
ゲートに与えてこれらをオンさせることにより、ビット
ラインＢＬ０を電源電位“Ｈ”にプリチャージすると共
に、ビットラインＢＬ１をアース電位“Ｌ”にディスチ
ャージする。
【００１３】この状態において、ワードラインＷＬ０〜
ＷＬ３に対し、選択パルス“Ｈ”が与えられると、該当
するメモリセルにトランジスタが接続されている場合、
ビットラインＢＬ０はアース電位へとプルダウンされ、
ビットラインＢＬ１は電源電位へとプルアップされる。
この時、ビットラインＢＬ０の電位がセンスアンプＳ１
のスレショルド電位よりも低下すると、センスアンプＳ
１からは“Ｌ”が出力され、又ビットラインＢＬ１の電
位がセンスアンプＳ２のスレショルド電位よりも上昇す
ると、センスアンプＳ２からは“Ｈ”が出力される。
ＷＬ３に対し、選択パルス“Ｈ”が与えられると、該当
するメモリセルにトランジスタが接続されている場合、
ビットラインＢＬ０はアース電位へとプルダウンされ、
ビットラインＢＬ１は電源電位へとプルアップされる。
この時、ビットラインＢＬ０の電位がセンスアンプＳ１
のスレショルド電位よりも低下すると、センスアンプＳ
１からは“Ｌ”が出力され、又ビットラインＢＬ１の電
位がセンスアンプＳ２のスレショルド電位よりも上昇す
ると、センスアンプＳ２からは“Ｈ”が出力される。
【００１４】この様に、ビットラインＢＬ０は“Ｌ”を
“１”と認識する負論理に、又ビットラインＢＬ１は
“Ｈ”を“１”と認識する正論理となっており、つまり
相隣接するビットラインＢＬ０とＢＬ１との論理極性は
互いに逆極性に設定されている。このような構成によれ
ば、例えば図２のＰＨＡＳＥ（２）に示されるように、
ビットラインＢＬ０の“Ｌ”パルスに対応するビットラ
インＢＬ１の電位変動（図中点線に示される）は、当該
ビットラインＢＬ１の論理極性Ｌを強調する側へ作用す
る。この為、この様なビットラインＢＬ１の変動によ
り、センスアンプＳ２が誤動作するおそれは全くない。
“１”と認識する負論理に、又ビットラインＢＬ１は
“Ｈ”を“１”と認識する正論理となっており、つまり
相隣接するビットラインＢＬ０とＢＬ１との論理極性は
互いに逆極性に設定されている。このような構成によれ
ば、例えば図２のＰＨＡＳＥ（２）に示されるように、
ビットラインＢＬ０の“Ｌ”パルスに対応するビットラ
インＢＬ１の電位変動（図中点線に示される）は、当該
ビットラインＢＬ１の論理極性Ｌを強調する側へ作用す
る。この為、この様なビットラインＢＬ１の変動によ
り、センスアンプＳ２が誤動作するおそれは全くない。
【００１５】同様に、図２に於いてＰＨＡＳＥ（３）に
示されるように、ビットラインＢＬ１の“Ｈ”パルスに
よるビットラインＢＬ０の電位変動（図中点線に示す）
は、当該ビットラインＢＬ０の論理極性“Ｈ”を強調す
る側に作用する。この為、この様な電位変動によってセ
ンスアンプＳ１が誤動作する虞は全くない。尚、最終的
に得られるデータの論理極性を揃える必要がある場合に
は、センスアンプＳ１又はＳ２の出力側にインバータを
介挿すれば良いことは勿論である。
示されるように、ビットラインＢＬ１の“Ｈ”パルスに
よるビットラインＢＬ０の電位変動（図中点線に示す）
は、当該ビットラインＢＬ０の論理極性“Ｈ”を強調す
る側に作用する。この為、この様な電位変動によってセ
ンスアンプＳ１が誤動作する虞は全くない。尚、最終的
に得られるデータの論理極性を揃える必要がある場合に
は、センスアンプＳ１又はＳ２の出力側にインバータを
介挿すれば良いことは勿論である。
【００１６】この様に、以上の第１実施例ＲＯＭによれ
ば、ビットラインＢＬ０、ＢＬ１が近接配置されること
に起因する各ビットラインの変動は、図中点線に示され
るように、各センスアンプＳ１、Ｓ２のスレショルド電
位に対してマージンを持つ方向にシフトする為、誤動作
に至ることがない。又、静電結合による影響を考慮する
必要がない為、センスアンプＳ１、Ｓ２のスレショルド
電位をフローティング電位のぎりぎりの値に設定でき、
アクセスタイムを高速化することができる。
ば、ビットラインＢＬ０、ＢＬ１が近接配置されること
に起因する各ビットラインの変動は、図中点線に示され
るように、各センスアンプＳ１、Ｓ２のスレショルド電
位に対してマージンを持つ方向にシフトする為、誤動作
に至ることがない。又、静電結合による影響を考慮する
必要がない為、センスアンプＳ１、Ｓ２のスレショルド
電位をフローティング電位のぎりぎりの値に設定でき、
アクセスタイムを高速化することができる。
【００１７】尚、実際にはトランジスタＴ０１〜Ｔ１４
はエンハンスメントＮチャネルＭＯＳＦＥＴであれば図
１の通りで差支えないが、エンハンスメントＰチャネル
ＭＯＳＦＥＴの場合は、入力信号Ｐｒｅ、ＷＬ０〜３を
逆極性にせねばならない。次に、本発明に係わる第２実
施例の構成図を図３に示す。この第２実施例は、本発明
をリードポートの数の多いマルチポートスタティックＲ
ＡＭに適応したものである。
はエンハンスメントＮチャネルＭＯＳＦＥＴであれば図
１の通りで差支えないが、エンハンスメントＰチャネル
ＭＯＳＦＥＴの場合は、入力信号Ｐｒｅ、ＷＬ０〜３を
逆極性にせねばならない。次に、本発明に係わる第２実
施例の構成図を図３に示す。この第２実施例は、本発明
をリードポートの数の多いマルチポートスタティックＲ
ＡＭに適応したものである。
【００１８】図示のマルチポートスタティックＲＡＭ
は、１Ｗ／６Ｒの７ポートスタティックＲＡＭであり、
リードポートはそれぞれ単ビットセンスとなっている。
リードのビットラインをＲＤ１〜６とし、ＲＤ１〜３、
ＲＤ４〜６がそれぞれ近接して配置されているものとす
ると、ＲＤ１〜３の３本のビットライン内ではカップリ
ング容量によるノイズが発生するが、この例の場合ＲＤ
１、３とＲＤ２とは逆極性なので、カップリング容量に
よるノイズの影響で誤動作に至ることはない。又、同一
ＲＡＭセル内でなく、隣接ＲＡＭセル間のビットライン
同志を逆極性にすれば、同様な効果を得ることができ
る。
は、１Ｗ／６Ｒの７ポートスタティックＲＡＭであり、
リードポートはそれぞれ単ビットセンスとなっている。
リードのビットラインをＲＤ１〜６とし、ＲＤ１〜３、
ＲＤ４〜６がそれぞれ近接して配置されているものとす
ると、ＲＤ１〜３の３本のビットライン内ではカップリ
ング容量によるノイズが発生するが、この例の場合ＲＤ
１、３とＲＤ２とは逆極性なので、カップリング容量に
よるノイズの影響で誤動作に至ることはない。又、同一
ＲＡＭセル内でなく、隣接ＲＡＭセル間のビットライン
同志を逆極性にすれば、同様な効果を得ることができ
る。
【００１９】次に、本発明に係る第３実施例の構成図を
図４に示す。この第３実施例は、本発明をＰＬＡに適応
したものである。ＰＬＡのＯＲアレイ及びＡＮＤアレイ
をＲＯＭのビットライン及びワードラインにそれぞれ対
応させると、ＰＬＡのＯＲアレイとＲＯＭアレイ部はま
ったく同じ動作を行うこととなる。
図４に示す。この第３実施例は、本発明をＰＬＡに適応
したものである。ＰＬＡのＯＲアレイ及びＡＮＤアレイ
をＲＯＭのビットライン及びワードラインにそれぞれ対
応させると、ＰＬＡのＯＲアレイとＲＯＭアレイ部はま
ったく同じ動作を行うこととなる。
【００２０】ここで、ＡＮＤアレイに於いて黒丸で示す
ライン接続点はその積項が選択（“Ｈ”レベル）になる
ことを示すが、ＡＮＤアレイ側の回路構成は特に規定す
る必要はない。又、ＯＲアレイ側の動作波形は積項０を
ＷＬ０、積項１をＷＬ１と言うように対応させるとＲＯ
Ｍの動作波形と全く同様である。
ライン接続点はその積項が選択（“Ｈ”レベル）になる
ことを示すが、ＡＮＤアレイ側の回路構成は特に規定す
る必要はない。又、ＯＲアレイ側の動作波形は積項０を
ＷＬ０、積項１をＷＬ１と言うように対応させるとＲＯ
Ｍの動作波形と全く同様である。
【００２１】
【発明の効果】以上の実施例の説明でも明らかなよう
に、本発明によれば、ビットラインを介して記憶内容を
読み出すメモリセルの出力の論理レベルを単ビットの論
理レベルの変化により決定する場合に、ビットライン間
のカップリングによる悪影響を回避できるので、電源マ
ージンの改善やアクセスタイムの高速化に寄与するとこ
ろが大きい。
に、本発明によれば、ビットラインを介して記憶内容を
読み出すメモリセルの出力の論理レベルを単ビットの論
理レベルの変化により決定する場合に、ビットライン間
のカップリングによる悪影響を回避できるので、電源マ
ージンの改善やアクセスタイムの高速化に寄与するとこ
ろが大きい。
【図１】本発明に係わる第１実施例の構成図である。
【図２】本発明に係わる第１実施例の動作説明図であ
る。
る。
【図３】本発明に係わる第２実施例の構成図である。
【図４】本発明に係わる第３実施例の構成図である。
【図５】従来のＲＯＭの構成図である。
【図６】図５に示されるＲＯＭの動作説明図である。
ＢＬ０、ＢＬ１…ビットライン ＷＬ０〜ＷＬ３…ワードライン Ｓ１、Ｓ２…センスアンプ Ｐｒｅ…プリチャージパルス Ｔ０１…プリチャージ用トランジスタ Ｔ１１…ディスチャージ用トランジスタ Ｔ０２、Ｔ０３、Ｔ１２、Ｔ１４…メモリセルを構成す
るトランジスタ Ｃ０−１、Ｃ１−２…ビットライン間の静電容量
るトランジスタ Ｃ０−１、Ｃ１−２…ビットライン間の静電容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/10 431
Claims (1)
- 【請求項１】 互いに近接して配置されると共にそれぞ
れ該当するメモリセルの記憶内容が読み出される複数の
ビットライン（ＢＬ０、ＢＬ１）を有し、単ビットの論
理レベルの変化により前記メモリセルの出力の論理レベ
ルを決定する半導体集積回路において、 相 隣接する前記ビットラインの論理極性を交互に逆極性
としたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41718190A JP3182155B2 (ja) | 1990-12-29 | 1990-12-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41718190A JP3182155B2 (ja) | 1990-12-29 | 1990-12-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242972A JPH04242972A (ja) | 1992-08-31 |
| JP3182155B2 true JP3182155B2 (ja) | 2001-07-03 |
Family
ID=18525310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41718190A Expired - Fee Related JP3182155B2 (ja) | 1990-12-29 | 1990-12-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182155B2 (ja) |
-
1990
- 1990-12-29 JP JP41718190A patent/JP3182155B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04242972A (ja) | 1992-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4161040A (en) | Data-in amplifier for an MISFET memory device having a clamped output except during the write operation | |
| US5461589A (en) | Bit line structure for semiconductor memory device with bank separation at cross-over regions | |
| US6754121B2 (en) | Sense amplifying circuit and method | |
| US5051995A (en) | Semiconductor memory device having a test mode setting circuit | |
| US7085190B2 (en) | Variable boost voltage row driver circuit and method, and memory device and system including same | |
| US5550504A (en) | Dram using word line potential control circuit | |
| US5305261A (en) | Semiconductor memory device and method of testing the same | |
| US4351034A (en) | Folded bit line-shared sense amplifiers | |
| US6438049B1 (en) | Variable equilibrate voltage circuit for paired digit lines | |
| KR20020020266A (ko) | 강유전체 메모리 | |
| US5724286A (en) | Flexible DRAM array | |
| JPS6044751B2 (ja) | 動的半導体メモリ | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| JP2660454B2 (ja) | Ｃｍｏｓプリチャージおよび等化回路 | |
| US4338679A (en) | Row driver circuit for semiconductor memory | |
| JP2573380B2 (ja) | 不揮発性半導体メモリ | |
| US4602355A (en) | Memory circuit with noise preventing means for word lines | |
| US4578781A (en) | MIS transistor circuit | |
| US4815040A (en) | Static memory using a MIS field effect transistor | |
| US4281399A (en) | Semiconductor memory device | |
| JPS6212997A (ja) | 半導体記憶装置 | |
| US6618307B2 (en) | Dynamic DRAM sense amplifier | |
| US5402379A (en) | Precharge device for an integrated circuit internal bus | |
| US4610002A (en) | Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines | |
| JPS6376192A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010410 |
|
| LAPS | Cancellation because of no payment of annual fees |