JPS6212997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6212997A JPS6212997A JP60153453A JP15345385A JPS6212997A JP S6212997 A JPS6212997 A JP S6212997A JP 60153453 A JP60153453 A JP 60153453A JP 15345385 A JP15345385 A JP 15345385A JP S6212997 A JPS6212997 A JP S6212997A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- signal
- bit
- potential
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置、特にダイナミック型ＭＯ
３ＲＡＭ （ランダムアクセスメモリ）のワード線駆動
方法に関する。
３ＲＡＭ （ランダムアクセスメモリ）のワード線駆動
方法に関する。
［従来の技術］
第３図は従来のダイナミック型半導体記憶装置のワード
線駆動部の構成の一例を示す図である。
線駆動部の構成の一例を示す図である。
第３図において、ローアドレスデコーダ１がらの信号に
応答してオン・オフし、ワード線駆動信号φ、をワード
線ＷＬＯ，ＷＬ１．・・・へ伝達または非伝達してワー
ド線の選択を行なうワード線駆動用トランジスタＱｏｏ
＋Ｑ＋ｏ＋・・・と、ワード線ＷＬＯ，ＷＬ１．・・・
と交差するビット線対ＢＬ。
応答してオン・オフし、ワード線駆動信号φ、をワード
線ＷＬＯ，ＷＬ１．・・・へ伝達または非伝達してワー
ド線の選択を行なうワード線駆動用トランジスタＱｏｏ
＋Ｑ＋ｏ＋・・・と、ワード線ＷＬＯ，ＷＬ１．・・・
と交差するビット線対ＢＬ。
ＢＬと、ワード線とビット線とに接続されるメモリセル
３とを含む。ワード線ＷＬＯ，ＷＬＩ、・・・の各々に
は、非選択のワード線が誤って選択状態になる（浮き上
がる）のを防止するため、特に、ワード線電位の立ち上
がり時およびメモリセルデータのリストア時に非選択の
ワード線を接地電位にしておくためのトランジスタＱＯ
＋ＩＱ＋＋＊・・・が設置される。また、インアクティ
ブサイクル時にワードｌ１ＷＬＯ，ＷＬｌ、・・・を“
Ｌ ”に保つためのトランジスタＱ。２１ Ｑ ＋ ２
１・・・が設けられる。トランジスタＱｏ＋＋Ｑ＋＋＋
・・・はそれぞれ、そのドレインがワードｍＷＬＯ，Ｗ
Ｌ１．・・・に接続されかつそのゲートに制御信号ＲＱ
を受け、かつそのソースは接地される。また、トランジ
スタＱ。＝ｔｏ＋ｚ、・・・はそのドレインがワード線
に接続され、かつそのゲートに反転ローアドレスストロ
ーブ信号ＲＡＳを受け、かつそのソースは接地される。
３とを含む。ワード線ＷＬＯ，ＷＬＩ、・・・の各々に
は、非選択のワード線が誤って選択状態になる（浮き上
がる）のを防止するため、特に、ワード線電位の立ち上
がり時およびメモリセルデータのリストア時に非選択の
ワード線を接地電位にしておくためのトランジスタＱＯ
＋ＩＱ＋＋＊・・・が設置される。また、インアクティ
ブサイクル時にワードｌ１ＷＬＯ，ＷＬｌ、・・・を“
Ｌ ”に保つためのトランジスタＱ。２１ Ｑ ＋ ２
１・・・が設けられる。トランジスタＱｏ＋＋Ｑ＋＋＋
・・・はそれぞれ、そのドレインがワードｍＷＬＯ，Ｗ
Ｌ１．・・・に接続されかつそのゲートに制御信号ＲＱ
を受け、かつそのソースは接地される。また、トランジ
スタＱ。＝ｔｏ＋ｚ、・・・はそのドレインがワード線
に接続され、かつそのゲートに反転ローアドレスストロ
ーブ信号ＲＡＳを受け、かつそのソースは接地される。
信号ＲＱを発生する回路は、トランジスタＱ。
、Ｑ： 、Ｑ、で構成される。すなわち、そのソースが
電源電位ｖ、ｃに接続され、かつそのゲートにＲＡＳ信
号を受け、かつそのドレインが出力端子に接続されるト
ランジスタＱ１と、そのソースおよびゲートが電源電位
ｖｃｃに接続され、かつそのドレインが出力端子に接続
されるトランジスタＱ２と、そのドレインおよびゲート
が出力端子に接続され、かつそのソースに信号ＲＡＳを
受けるトランジスタＱ、とから構成される。信号ＲＱは
トランジスタＱＯＩ＋Ｑ＋１＋・・・のゲートに適切な
電位を与えワード線の誤選択を防止する。また、ビット
線対ＢＬ、ＢＬはデータをセンス（ＩＩ込または読出）
するためのセンスアンプ２に接続される。
電源電位ｖ、ｃに接続され、かつそのゲートにＲＡＳ信
号を受け、かつそのドレインが出力端子に接続されるト
ランジスタＱ１と、そのソースおよびゲートが電源電位
ｖｃｃに接続され、かつそのドレインが出力端子に接続
されるトランジスタＱ２と、そのドレインおよびゲート
が出力端子に接続され、かつそのソースに信号ＲＡＳを
受けるトランジスタＱ、とから構成される。信号ＲＱは
トランジスタＱＯＩ＋Ｑ＋１＋・・・のゲートに適切な
電位を与えワード線の誤選択を防止する。また、ビット
線対ＢＬ、ＢＬはデータをセンス（ＩＩ込または読出）
するためのセンスアンプ２に接続される。
第４図は第３図に示される回路の動作タイミングを示す
波形図である。第４図において、ＲＡＳ。
波形図である。第４図において、ＲＡＳ。
ＲＱ、ＷＬＯ，ＷＬｌはそれぞれ第３図に示される信号
に対応し、ＢＬ、ＢＬはワード線と交差する複数のビッ
ト線対の電位を代表して表わしたものである。次に第３
図および第４図を参照して動作について、説明する。
に対応し、ＢＬ、ＢＬはワード線と交差する複数のビッ
ト線対の電位を代表して表わしたものである。次に第３
図および第４図を参照して動作について、説明する。
時刻ｔ、においで信号ＲＡＳが立ち下がり始め、アクテ
ィブサイクルが始まる。すなわち、信号πＡＳの立ち下
がりに応答して、外部からのアドレス信号がラッチされ
、このラッチされたローアドレス信号がローアドレスデ
コーダ１へ与えられる。
ィブサイクルが始まる。すなわち、信号πＡＳの立ち下
がりに応答して、外部からのアドレス信号がラッチされ
、このラッチされたローアドレス信号がローアドレスデ
コーダ１へ与えられる。
ローアドレスデコーダ１は与えられたローアドレス信号
をデコードして出力する。時刻ｔ２においてローアドレ
スデコーダ１の出力電位が安定（１つのデコーダ出力の
み“Ｈ”、他はすべて°’Ｌ”）になると、ワード線駆
動信号φ、が立ち上がり始め、選択されたワード線ＷＬ
Ｏの信号レベルＷｌ−０が立ち上がり始める。ただしこ
こで選択されたワード線をＷ Ｌ Ｏとする。このとき
、信号ＲＱは、抵抗の機能を有するトランジスタＱ２
、ｏ、がらの出力信号であり、ＲＡ Ｓ信号の立ち下が
りに応答して徐々に立ち下がるクロック信号である。こ
の信号ＲＱはトランジスタＱ。＋ ＊ Ｑ＋ ＋のゲー
トへ与えられる。これにより、非選択デコーダ出力が十
分ビ′になる前（安定する前）に駆動信号φ、が立ち上
がった場合に、非選択ワード線の電位が少し浮き上がっ
て誤動作（誤選択）に至るのを防止している。ワード線
信号が立ち上がり（ワード線が選択され）、選択された
メモリセル３のトランジスタがオン状態となって所望の
信号電圧がビット線対ＢＬ、ＢＬに現われた後に、時刻
ｔ３において、ビット線対ＢＬ、ＢＬにつながったセン
スアンプ２が活性化され、ビット線対のうち“Ｌ ”側
のビット線のみ接地レベルとなる。
をデコードして出力する。時刻ｔ２においてローアドレ
スデコーダ１の出力電位が安定（１つのデコーダ出力の
み“Ｈ”、他はすべて°’Ｌ”）になると、ワード線駆
動信号φ、が立ち上がり始め、選択されたワード線ＷＬ
Ｏの信号レベルＷｌ−０が立ち上がり始める。ただしこ
こで選択されたワード線をＷ Ｌ Ｏとする。このとき
、信号ＲＱは、抵抗の機能を有するトランジスタＱ２
、ｏ、がらの出力信号であり、ＲＡ Ｓ信号の立ち下が
りに応答して徐々に立ち下がるクロック信号である。こ
の信号ＲＱはトランジスタＱ。＋ ＊ Ｑ＋ ＋のゲー
トへ与えられる。これにより、非選択デコーダ出力が十
分ビ′になる前（安定する前）に駆動信号φ、が立ち上
がった場合に、非選択ワード線の電位が少し浮き上がっ
て誤動作（誤選択）に至るのを防止している。ワード線
信号が立ち上がり（ワード線が選択され）、選択された
メモリセル３のトランジスタがオン状態となって所望の
信号電圧がビット線対ＢＬ、ＢＬに現われた後に、時刻
ｔ３において、ビット線対ＢＬ、ＢＬにつながったセン
スアンプ２が活性化され、ビット線対のうち“Ｌ ”側
のビット線のみ接地レベルとなる。
次に、時刻ｔ４において、リストア動作が行なわれ、ビ
ット線対のうち°゛Ｈ′′側のビット線が電源電圧Ｖｃ
ｃレベルにまで昇圧される。このとき、信号ＲＱの電位
はＶ丁子α（Ｖ丁はトランジスタＱ、のしきい値電圧、
αはトランジスタＱｚ、Ｑ、の駆動能力で決定される値
であり、通常は０゜１〜０．２Ｖ）となっている。これ
により、各ワード線ＷＬＯ，ＷＬ１はトランジスタＱ、
、 、 Ｑ５．を介して高抵抗で接地レベルに接続さ
れることになり、ビット線とワード線との浮遊結合容量
を介して非選択ワード線のレベルが浮き上がって誤動作
（誤選択）に至るのが防止される。時刻ｔ、において、
信号ＲＡＳが立ち上がり、アクティブサイクルが終了す
る。
ット線対のうち°゛Ｈ′′側のビット線が電源電圧Ｖｃ
ｃレベルにまで昇圧される。このとき、信号ＲＱの電位
はＶ丁子α（Ｖ丁はトランジスタＱ、のしきい値電圧、
αはトランジスタＱｚ、Ｑ、の駆動能力で決定される値
であり、通常は０゜１〜０．２Ｖ）となっている。これ
により、各ワード線ＷＬＯ，ＷＬ１はトランジスタＱ、
、 、 Ｑ５．を介して高抵抗で接地レベルに接続さ
れることになり、ビット線とワード線との浮遊結合容量
を介して非選択ワード線のレベルが浮き上がって誤動作
（誤選択）に至るのが防止される。時刻ｔ、において、
信号ＲＡＳが立ち上がり、アクティブサイクルが終了す
る。
ここで、ワード線駆動信号φ、は、信号電荷の続出およ
び書込を完全に行なうために、Ｖｃｃ＋ＶＴ ｓ （
Ｖｃ ｃは電源電位、ＶＴＭはワード線に接続されるメ
モリセルの選択１−ランジスタのしきい値電圧）以上に
昇圧される。これは昔通、容量にプリチヘアージした電
荷をワード線に与える形で実現される。しかし、この場
合信号ＲＱによりトランジスタＱＯ１，ＱＩ１１・・・
は高抵抗状態であり、この高抵抗のトランジスタＱ ｏ
＋ ＊ Ｑ＋ ＋・・・を介してワード線から接地電
位レベルに弱く流れるｉＩ流によって、このワード線電
位が低下していきワード線電位を十分に高く保つことが
できないという問題点が生じる。
び書込を完全に行なうために、Ｖｃｃ＋ＶＴ ｓ （
Ｖｃ ｃは電源電位、ＶＴＭはワード線に接続されるメ
モリセルの選択１−ランジスタのしきい値電圧）以上に
昇圧される。これは昔通、容量にプリチヘアージした電
荷をワード線に与える形で実現される。しかし、この場
合信号ＲＱによりトランジスタＱＯ１，ＱＩ１１・・・
は高抵抗状態であり、この高抵抗のトランジスタＱ ｏ
＋ ＊ Ｑ＋ ＋・・・を介してワード線から接地電
位レベルに弱く流れるｉＩ流によって、このワード線電
位が低下していきワード線電位を十分に高く保つことが
できないという問題点が生じる。
〔発明が解決しようとする間趙点コ
従来のダイナミック型ＭＯ８ＲＡＭのワード線駆動回路
は以上のように構成されているので、ワード線に接続さ
れる誤選択防止用のトランジスタｏ、、、Ｑ、、、を介
してｌ！ｆｌが流れてワード線電位が低下していき、選
択されたワード線のレベルを十分に高く保つことが困難
であるという問題点があった。
は以上のように構成されているので、ワード線に接続さ
れる誤選択防止用のトランジスタｏ、、、Ｑ、、、を介
してｌ！ｆｌが流れてワード線電位が低下していき、選
択されたワード線のレベルを十分に高く保つことが困難
であるという問題点があった。
それゆえ、この発明の目的は上述のような問題点を除去
し、簡単な手段を用いてワード線電位を十分に高くでき
、かつ非選択のワード線信号が浮き上がる（誤選択され
る）ことを防止することができるワード線駆動回路を備
えた半導体記憶装置を提供することである。
し、簡単な手段を用いてワード線電位を十分に高くでき
、かつ非選択のワード線信号が浮き上がる（誤選択され
る）ことを防止することができるワード線駆動回路を備
えた半導体記憶装置を提供することである。
［問題点を解決するための手段］
この発明によるワード線駆動回路は、ビット線データの
センス（読出または書込）前に非選択ワード線を完全に
電気的にフローティング状態にするようにしたものであ
る。
センス（読出または書込）前に非選択ワード線を完全に
電気的にフローティング状態にするようにしたものであ
る。
具体的に言えば、ワード線に接続される誤選択防止用の
トランジスタＱ。＋＋Ｑ＋＋＋・・・を、ビット線デー
タのセンスサイクルとりストアサイクルとを含む期間の
間完全にオフ状態となるようにしたものである。
トランジスタＱ。＋＋Ｑ＋＋＋・・・を、ビット線デー
タのセンスサイクルとりストアサイクルとを含む期間の
間完全にオフ状態となるようにしたものである。
［作用］
この発明におけるワード線駆動回路は、ビット線データ
のセンス動作前からりストア動作後までの問罪選択ワー
ド線を完全に電気的にフローティング状態にするので、
選択ワード線電位は高電位に保たれる。また、ビット線
データセンス時には、非選択ワード線は、ビット線デー
タセンス時のワード線とビット線との浮遊容量結合によ
り負電位に保たれ、それによりリストアサイクル中にビ
ット線とワード線との結合容量を介して非選択ワード線
が浮き上がって誤動作になることはない。
のセンス動作前からりストア動作後までの問罪選択ワー
ド線を完全に電気的にフローティング状態にするので、
選択ワード線電位は高電位に保たれる。また、ビット線
データセンス時には、非選択ワード線は、ビット線デー
タセンス時のワード線とビット線との浮遊容量結合によ
り負電位に保たれ、それによりリストアサイクル中にビ
ット線とワード線との結合容量を介して非選択ワード線
が浮き上がって誤動作になることはない。
【発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるワード線駆動回路を
備えた半導体記憶装置のワード線駆動部の構成を示す図
である。第１図において、第３図に示される従来の半導
体記憶装置と異なるのは、ワード線誤選択防止用のトラ
ンジスタＱ。７．Ｑ７．への制御信号を発生する回路に
新たにトランジスタＱ４が設けられた点である。トラン
ジスタＱ４は、そのドレインが制御信号ＲＱ’ 発生回
路の出力端子に接続され、かつそのソースは接地され、
そのゲートは新たな第２の制唾信号φ貸′を受ける。第
２の制御信号φ、′は、ビット線のデータセンス時には
“Ｈ″レベルなり、ビット線のりストア動作終了時に立
ち下がる信号である。
備えた半導体記憶装置のワード線駆動部の構成を示す図
である。第１図において、第３図に示される従来の半導
体記憶装置と異なるのは、ワード線誤選択防止用のトラ
ンジスタＱ。７．Ｑ７．への制御信号を発生する回路に
新たにトランジスタＱ４が設けられた点である。トラン
ジスタＱ４は、そのドレインが制御信号ＲＱ’ 発生回
路の出力端子に接続され、かつそのソースは接地され、
そのゲートは新たな第２の制唾信号φ貸′を受ける。第
２の制御信号φ、′は、ビット線のデータセンス時には
“Ｈ″レベルなり、ビット線のりストア動作終了時に立
ち下がる信号である。
第２図は第１図に示される回路の動作タイミングを示す
信号波形図であり、各信号は第１図に示される信号に対
応している。以下、第１図および第２図を参照してこの
発明の一実施例による半導体記憶＠置の動作について説
明する。
信号波形図であり、各信号は第１図に示される信号に対
応している。以下、第１図および第２図を参照してこの
発明の一実施例による半導体記憶＠置の動作について説
明する。
選択されたワード線のレベルが立ち上がった後、ビット
線対ＢＬ、ＢＬのデータセンスの時刻ｔ。
線対ＢＬ、ＢＬのデータセンスの時刻ｔ。
より前の時刻１２１ において信号φＲ′が立ち上がる
。時刻ｔ２′までの動作は従来と同様である。
。時刻ｔ２′までの動作は従来と同様である。
これにより、トランジスタＱ、はオン状態となって信号
ＲＱ’ は接地電位レベルとなる。これによりトランジ
スタＱｏ＋＋Ｑ＋＋は完全にオフ状態となって、非選択
ワード線は完全に電気的にフローティング状態となる（
既に、トランジスタＱ。
ＲＱ’ は接地電位レベルとなる。これによりトランジ
スタＱｏ＋＋Ｑ＋＋は完全にオフ状態となって、非選択
ワード線は完全に電気的にフローティング状態となる（
既に、トランジスタＱ。
２１ Ｑ ＋ ２は、信号ＲＡＳの立ち下がりによりオ
フ状態となっている）。時刻ｔ３においてメモリセル３
のデータのセンスが行なわれると、全ピット数のうち半
数のビット線が■。、、 、／ ２ （またはＶ＝ｃ等
）から接地電位レベルに下がる。このことは、ワード線
−ビッｉ−線間の浮遊結合容量を介してワード線レベル
を下げる（負にする）方向へ働く。このときの非選択ワ
ード線の電位はこれが−Ｖｒ （ＶＴ はトランシフ
、：’ｉＱ；、： 、Ｑ＋ ＋ 、 。
フ状態となっている）。時刻ｔ３においてメモリセル３
のデータのセンスが行なわれると、全ピット数のうち半
数のビット線が■。、、 、／ ２ （またはＶ＝ｃ等
）から接地電位レベルに下がる。このことは、ワード線
−ビッｉ−線間の浮遊結合容量を介してワード線レベル
を下げる（負にする）方向へ働く。このときの非選択ワ
ード線の電位はこれが−Ｖｒ （ＶＴ はトランシフ
、：’ｉＱ；、： 、Ｑ＋ ＋ 、 。
０、？、Ｑ、２．・・・のしきい値電圧）に達すると、
トランジスタＱ）、、Ｑ、、、・、Ｑｏ２．Ｑ。
トランジスタＱ）、、Ｑ、、、・、Ｑｏ２．Ｑ。
２、・・・を介してこの値にクランプされる。この後、
時刻ｔ４でリストア動作が行なわれると、センス時に接
地レベルに下がらなかったビット線のレベル（全ピット
・Ｉａ数の半数の電位）が１・′２・ｖｃ。から■。、
に上昇し、これはワード線−ビット線間の浮遊結合１Ｊ
Ｗｉを介してワード線電位を上昇させる方向に働く。こ
のとき、非選択ワード線の電位はセンス時に負方向に最
大Ｖｒの電位だけシフトしており、リストア時にこのシ
フト量だけワード４１１Ｍ位の上昇が押えられる。通常
、センス時１こ−ｖ丁に達するほどの大きなカップリン
グノイズが発生することはないので、結局、リストア後
に非選択ワード線電位は接地電位に戻る。したがって、
時刻ｔ、〜ｔｓの間、非選択ワード線は負電位または接
地電位に保たれるので、非選択ワード線の浮き上がりに
よる非選択メモリセルの誤選択の問題は生じない。
時刻ｔ４でリストア動作が行なわれると、センス時に接
地レベルに下がらなかったビット線のレベル（全ピット
・Ｉａ数の半数の電位）が１・′２・ｖｃ。から■。、
に上昇し、これはワード線−ビット線間の浮遊結合１Ｊ
Ｗｉを介してワード線電位を上昇させる方向に働く。こ
のとき、非選択ワード線の電位はセンス時に負方向に最
大Ｖｒの電位だけシフトしており、リストア時にこのシ
フト量だけワード４１１Ｍ位の上昇が押えられる。通常
、センス時１こ−ｖ丁に達するほどの大きなカップリン
グノイズが発生することはないので、結局、リストア後
に非選択ワード線電位は接地電位に戻る。したがって、
時刻ｔ、〜ｔｓの間、非選択ワード線は負電位または接
地電位に保たれるので、非選択ワード線の浮き上がりに
よる非選択メモリセルの誤選択の問題は生じない。
また、同様に、選択ワード線（Ｗ Ｌ Ｏとする）につ
いては、センス時に負方向、リストア時に正方向にカッ
プリングノイズを受け、ワード線電位は元の電位に戻る
だけであり、かつ信号ＲＱ’ は接地電位レベルである
ので、トランジスタＱｏ＋を介して流れるサブスレッシ
コルド電流がほとんどなく、従来の半導体記憶装置のよ
うに選択されたワード線レベルが低下することはない。
いては、センス時に負方向、リストア時に正方向にカッ
プリングノイズを受け、ワード線電位は元の電位に戻る
だけであり、かつ信号ＲＱ’ は接地電位レベルである
ので、トランジスタＱｏ＋を介して流れるサブスレッシ
コルド電流がほとんどなく、従来の半導体記憶装置のよ
うに選択されたワード線レベルが低下することはない。
［発明の効果］
以上のように、この発明によれば、選択ワード線のレベ
ルが立ち上がった後は、ワード線−接地間に１を流は流
れず、かつ非選択ワード線の正方向への浮き上がりもな
いので、ワード線ブーストレベルは低下せず、かつ非選
択ワード線の誤選択が生じないワード線駆動回路が得ら
れ、誤動作のない半導体記憶装置を得ることができる、
ルが立ち上がった後は、ワード線−接地間に１を流は流
れず、かつ非選択ワード線の正方向への浮き上がりもな
いので、ワード線ブーストレベルは低下せず、かつ非選
択ワード線の誤選択が生じないワード線駆動回路が得ら
れ、誤動作のない半導体記憶装置を得ることができる、
第１図はこの発明の一実施例であるダイナミック型ＭＯ
８ＲＡＭのワード線駆動回路の構成を示す図である。第
２図は第１図の回路の動作タイミングを示す信号波形図
である。第３図は従来のダイナミック型Ｍ ＯＳ ＲＡ
Ｍのワード線駆動回路の構成の一例を示す図である。 第４図は第３図の回路の動作タイミングを示す信号波形
図である。 図において、１はローアドレスデコーダ、Ｑｌ＋Ｑ２
、Ｑ３．Ｑ、、Ｑｏ Ｉ 、Ｑ、、、Ｑ、２ 、Ｑ、２
はトランジスタ、Ｑｏ。、Ｑ、。はメモリ選択ゲート、
ＷＬＯ，ＷＬｌはワード線、ＢＬ、ＢＬはビット線であ
る。 なお１図中、同一符号は同一または相当部分を示す。
８ＲＡＭのワード線駆動回路の構成を示す図である。第
２図は第１図の回路の動作タイミングを示す信号波形図
である。第３図は従来のダイナミック型Ｍ ＯＳ ＲＡ
Ｍのワード線駆動回路の構成の一例を示す図である。 第４図は第３図の回路の動作タイミングを示す信号波形
図である。 図において、１はローアドレスデコーダ、Ｑｌ＋Ｑ２
、Ｑ３．Ｑ、、Ｑｏ Ｉ 、Ｑ、、、Ｑ、２ 、Ｑ、２
はトランジスタ、Ｑｏ。、Ｑ、。はメモリ選択ゲート、
ＷＬＯ，ＷＬｌはワード線、ＢＬ、ＢＬはビット線であ
る。 なお１図中、同一符号は同一または相当部分を示す。
Claims (3)
- （１）ローアドレスデコーダからの信号に応答してオン
・オフするメモリセル選択ゲートに接続されるワード線
と、前記ワード線と交差するビット線と、前記ビット線
と前記ワード線とに接続されるメモリセルと、ワード線
の誤選択を防止するワード線誤選択防止手段とを含む半
導体記憶装置であって、 前記半導体記憶装置は前記メモリセルのデータを検出す
るサイクルと“Ｈ”レベルのビット線を昇圧するリスト
アサイクルとを有しており、前記ワード線誤選択防止手
段は、 前記データ検出サイクルと前記リストアサイクルとを含
む期間非選択ワード線を電気的にフローティング状態に
することを特徴とする、半導体記憶装置。 - （２）前記ワード線誤選択防止手段は、そのドレインが
ワード線に接続され、そのソースが接地電位に接続され
、かつそのゲートに制御信号を受けるＭＯＳトランジス
タであり、 前記制御信号は前記データ検出サイクルと前記リストア
サイクル期間とを含む期間接地電位レベルとなる信号で
ある、特許請求の範囲第１項記載の半導体記憶装置。 - （３）前記制御信号を発生する手段は、 そのソースとゲートとが電源電位に接続され、かつその
ドレインが出力端子に接続される第１のＭＯＳトランジ
スタと、 そのソースが前記電源電位に接続され、そのゲートに反
転ローアドレスストローブ信号を受けかつそのドレイン
が前記出力端子に接続される第２のＭＯＳトランジスタ
と、 そのドレインとゲートとが前記出力端子に接続され、か
つそのソースに前記反転ローアドレスストローブ信号を
受ける第３のＭＯＳトランジスタと、 そのソースが接地され、そのドレインが前記出力端子に
接続され、かつそのゲートに前記データ検出サイクルお
よび前記リストアサイクル期間中“Ｈ”となる第２の制
御信号を受ける第４のＭＯＳトランジスタとから構成さ
れる、特許請求の範囲第２項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153453A JPS6212997A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
| KR1019860000152A KR910003599B1 (ko) | 1985-07-10 | 1986-01-13 | 다이나믹 mosram의 워드선 구동장치 |
| US06/883,311 US4760559A (en) | 1985-07-10 | 1986-07-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153453A JPS6212997A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212997A true JPS6212997A (ja) | 1987-01-21 |
Family
ID=15562885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153453A Pending JPS6212997A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4760559A (ja) |
| JP (1) | JPS6212997A (ja) |
| KR (1) | KR910003599B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595778A (ja) * | 1991-10-07 | 1993-04-20 | Agency Of Ind Science & Technol | 撹拌機を装備した多孔質分離膜一体型培養器 |
| US5422845A (en) * | 1993-09-30 | 1995-06-06 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
| JP2021522641A (ja) * | 2018-05-04 | 2021-08-30 | マイクロン テクノロジー，インク． | メモリセルのアレイに対するアクセス線管理 |
| US11315617B2 (en) | 2018-05-04 | 2022-04-26 | Micron Technology, Inc. | Access line management for an array of memory cells |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
| US5465233A (en) * | 1993-05-28 | 1995-11-07 | Sgs-Thomson Microelectronics, Inc. | Structure for deselecting broken select lines in memory arrays |
| JP2541480B2 (ja) * | 1993-10-06 | 1996-10-09 | 日本電気株式会社 | 擬似乱数発生装置 |
| US5835419A (en) * | 1996-03-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| EP0793176B1 (en) * | 1996-03-01 | 1999-06-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of word select line |
| KR100518559B1 (ko) * | 2003-02-26 | 2005-10-04 | 삼성전자주식회사 | 센스 앰프 회로 및 이를 구비한 비트 비교 회로. |
| US20070165479A1 (en) * | 2006-01-17 | 2007-07-19 | Norbert Rehm | Local wordline driver scheme to avoid fails due to floating wordline in a segmented wordline driver scheme |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212690A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Dynamic mos memory device |
-
1985
- 1985-07-10 JP JP60153453A patent/JPS6212997A/ja active Pending
-
1986
- 1986-01-13 KR KR1019860000152A patent/KR910003599B1/ko not_active IP Right Cessation
- 1986-07-08 US US06/883,311 patent/US4760559A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595778A (ja) * | 1991-10-07 | 1993-04-20 | Agency Of Ind Science & Technol | 撹拌機を装備した多孔質分離膜一体型培養器 |
| US5422845A (en) * | 1993-09-30 | 1995-06-06 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
| US5548549A (en) * | 1993-09-30 | 1996-08-20 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
| JP2021522641A (ja) * | 2018-05-04 | 2021-08-30 | マイクロン テクノロジー，インク． | メモリセルのアレイに対するアクセス線管理 |
| US11315617B2 (en) | 2018-05-04 | 2022-04-26 | Micron Technology, Inc. | Access line management for an array of memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003599B1 (ko) | 1991-06-07 |
| US4760559A (en) | 1988-07-26 |
| KR870001596A (ko) | 1987-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4040243B2 (ja) | 強誘電体メモリ | |
| KR970001340B1 (ko) | 다이나믹형 랜덤억세스메모리 | |
| KR0184088B1 (ko) | 반도체기억장치 | |
| CN111161785A (zh) | 静态随机存储器及其故障检测电路 | |
| JPH0565959B2 (ja) | ||
| JPS6212997A (ja) | 半導体記憶装置 | |
| JP3399787B2 (ja) | 半導体記憶装置 | |
| JPH05151773A (ja) | ダイナミツク型半導体記憶装置 | |
| EP1143453B1 (en) | Semiconductor memory device | |
| KR100302046B1 (ko) | 기록을 고속화한 메모리 장치 | |
| US4491936A (en) | Dynamic random access memory cell with increased signal margin | |
| JP3112685B2 (ja) | 半導体メモリ装置 | |
| JPH0522316B2 (ja) | ||
| JPS6376192A (ja) | 半導体記憶装置 | |
| US6078531A (en) | Word line voltage supply circuit | |
| JPH09297992A (ja) | センスアンプ回路 | |
| JPS5954094A (ja) | 半導体記憶装置 | |
| JP3238806B2 (ja) | 半導体記憶装置 | |
| JPH0217872B2 (ja) | ||
| JP2679033B2 (ja) | 半導体記憶装置 | |
| EP1132923B1 (en) | Bit line sense circuit and method for dynamic random access memories | |
| JPS6146978B2 (ja) | ||
| JPS6212996A (ja) | 半導体記憶装置 | |
| JPH08263989A (ja) | 強誘電体記憶装置 | |
| TWI646549B (zh) | 輸出入多工器 |