JPS6212997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6212997A JPS6212997A JP60153453A JP15345385A JPS6212997A JP S6212997 A JPS6212997 A JP S6212997A JP 60153453 A JP60153453 A JP 60153453A JP 15345385 A JP15345385 A JP 15345385A JP S6212997 A JPS6212997 A JP S6212997A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体記憶装置、特にダイナミック型MO
3RAM (ランダムアクセスメモリ)のワード線駆動
方法に関する。
3RAM (ランダムアクセスメモリ)のワード線駆動
方法に関する。
[従来の技術]
第3図は従来のダイナミック型半導体記憶装置のワード
線駆動部の構成の一例を示す図である。
線駆動部の構成の一例を示す図である。
第3図において、ローアドレスデコーダ1がらの信号に
応答してオン・オフし、ワード線駆動信号φ、をワード
線WLO,WL1.・・・へ伝達または非伝達してワー
ド線の選択を行なうワード線駆動用トランジスタQoo
+Q+o+・・・と、ワード線WLO,WL1.・・・
と交差するビット線対BL。
応答してオン・オフし、ワード線駆動信号φ、をワード
線WLO,WL1.・・・へ伝達または非伝達してワー
ド線の選択を行なうワード線駆動用トランジスタQoo
+Q+o+・・・と、ワード線WLO,WL1.・・・
と交差するビット線対BL。
BLと、ワード線とビット線とに接続されるメモリセル
3とを含む。ワード線WLO,WLI、・・・の各々に
は、非選択のワード線が誤って選択状態になる(浮き上
がる)のを防止するため、特に、ワード線電位の立ち上
がり時およびメモリセルデータのリストア時に非選択の
ワード線を接地電位にしておくためのトランジスタQO
+IQ++*・・・が設置される。また、インアクティ
ブサイクル時にワードl1WLO,WLl、・・・を“
L ”に保つためのトランジスタQ。21 Q + 2
1・・・が設けられる。トランジスタQo++Q+++
・・・はそれぞれ、そのドレインがワードmWLO,W
L1.・・・に接続されかつそのゲートに制御信号RQ
を受け、かつそのソースは接地される。また、トランジ
スタQ。=to+z、・・・はそのドレインがワード線
に接続され、かつそのゲートに反転ローアドレスストロ
ーブ信号RASを受け、かつそのソースは接地される。
3とを含む。ワード線WLO,WLI、・・・の各々に
は、非選択のワード線が誤って選択状態になる(浮き上
がる)のを防止するため、特に、ワード線電位の立ち上
がり時およびメモリセルデータのリストア時に非選択の
ワード線を接地電位にしておくためのトランジスタQO
+IQ++*・・・が設置される。また、インアクティ
ブサイクル時にワードl1WLO,WLl、・・・を“
L ”に保つためのトランジスタQ。21 Q + 2
1・・・が設けられる。トランジスタQo++Q+++
・・・はそれぞれ、そのドレインがワードmWLO,W
L1.・・・に接続されかつそのゲートに制御信号RQ
を受け、かつそのソースは接地される。また、トランジ
スタQ。=to+z、・・・はそのドレインがワード線
に接続され、かつそのゲートに反転ローアドレスストロ
ーブ信号RASを受け、かつそのソースは接地される。
信号RQを発生する回路は、トランジスタQ。
、Q: 、Q、で構成される。すなわち、そのソースが
電源電位v、cに接続され、かつそのゲートにRAS信
号を受け、かつそのドレインが出力端子に接続されるト
ランジスタQ1と、そのソースおよびゲートが電源電位
vccに接続され、かつそのドレインが出力端子に接続
されるトランジスタQ2と、そのドレインおよびゲート
が出力端子に接続され、かつそのソースに信号RASを
受けるトランジスタQ、とから構成される。信号RQは
トランジスタQOI+Q+1+・・・のゲートに適切な
電位を与えワード線の誤選択を防止する。また、ビット
線対BL、BLはデータをセンス(II込または読出)
するためのセンスアンプ2に接続される。
電源電位v、cに接続され、かつそのゲートにRAS信
号を受け、かつそのドレインが出力端子に接続されるト
ランジスタQ1と、そのソースおよびゲートが電源電位
vccに接続され、かつそのドレインが出力端子に接続
されるトランジスタQ2と、そのドレインおよびゲート
が出力端子に接続され、かつそのソースに信号RASを
受けるトランジスタQ、とから構成される。信号RQは
トランジスタQOI+Q+1+・・・のゲートに適切な
電位を与えワード線の誤選択を防止する。また、ビット
線対BL、BLはデータをセンス(II込または読出)
するためのセンスアンプ2に接続される。
第4図は第3図に示される回路の動作タイミングを示す
波形図である。第4図において、RAS。
波形図である。第4図において、RAS。
RQ、WLO,WLlはそれぞれ第3図に示される信号
に対応し、BL、BLはワード線と交差する複数のビッ
ト線対の電位を代表して表わしたものである。次に第3
図および第4図を参照して動作について、説明する。
に対応し、BL、BLはワード線と交差する複数のビッ
ト線対の電位を代表して表わしたものである。次に第3
図および第4図を参照して動作について、説明する。
時刻t、においで信号RASが立ち下がり始め、アクテ
ィブサイクルが始まる。すなわち、信号πASの立ち下
がりに応答して、外部からのアドレス信号がラッチされ
、このラッチされたローアドレス信号がローアドレスデ
コーダ1へ与えられる。
ィブサイクルが始まる。すなわち、信号πASの立ち下
がりに応答して、外部からのアドレス信号がラッチされ
、このラッチされたローアドレス信号がローアドレスデ
コーダ1へ与えられる。
ローアドレスデコーダ1は与えられたローアドレス信号
をデコードして出力する。時刻t2においてローアドレ
スデコーダ1の出力電位が安定(1つのデコーダ出力の
み“H”、他はすべて°’L”)になると、ワード線駆
動信号φ、が立ち上がり始め、選択されたワード線WL
Oの信号レベルWl−0が立ち上がり始める。ただしこ
こで選択されたワード線をW L Oとする。このとき
、信号RQは、抵抗の機能を有するトランジスタQ2
、o、がらの出力信号であり、RA S信号の立ち下が
りに応答して徐々に立ち下がるクロック信号である。こ
の信号RQはトランジスタQ。+ * Q+ +のゲー
トへ与えられる。これにより、非選択デコーダ出力が十
分ビ′になる前(安定する前)に駆動信号φ、が立ち上
がった場合に、非選択ワード線の電位が少し浮き上がっ
て誤動作(誤選択)に至るのを防止している。ワード線
信号が立ち上がり(ワード線が選択され)、選択された
メモリセル3のトランジスタがオン状態となって所望の
信号電圧がビット線対BL、BLに現われた後に、時刻
t3において、ビット線対BL、BLにつながったセン
スアンプ2が活性化され、ビット線対のうち“L ”側
のビット線のみ接地レベルとなる。
をデコードして出力する。時刻t2においてローアドレ
スデコーダ1の出力電位が安定(1つのデコーダ出力の
み“H”、他はすべて°’L”)になると、ワード線駆
動信号φ、が立ち上がり始め、選択されたワード線WL
Oの信号レベルWl−0が立ち上がり始める。ただしこ
こで選択されたワード線をW L Oとする。このとき
、信号RQは、抵抗の機能を有するトランジスタQ2
、o、がらの出力信号であり、RA S信号の立ち下が
りに応答して徐々に立ち下がるクロック信号である。こ
の信号RQはトランジスタQ。+ * Q+ +のゲー
トへ与えられる。これにより、非選択デコーダ出力が十
分ビ′になる前(安定する前)に駆動信号φ、が立ち上
がった場合に、非選択ワード線の電位が少し浮き上がっ
て誤動作(誤選択)に至るのを防止している。ワード線
信号が立ち上がり(ワード線が選択され)、選択された
メモリセル3のトランジスタがオン状態となって所望の
信号電圧がビット線対BL、BLに現われた後に、時刻
t3において、ビット線対BL、BLにつながったセン
スアンプ2が活性化され、ビット線対のうち“L ”側
のビット線のみ接地レベルとなる。
次に、時刻t4において、リストア動作が行なわれ、ビ
ット線対のうち°゛H′′側のビット線が電源電圧Vc
cレベルにまで昇圧される。このとき、信号RQの電位
はV丁子α(V丁はトランジスタQ、のしきい値電圧、
αはトランジスタQz、Q、の駆動能力で決定される値
であり、通常は0゜1〜0.2V)となっている。これ
により、各ワード線WLO,WL1はトランジスタQ、
、 、 Q5.を介して高抵抗で接地レベルに接続さ
れることになり、ビット線とワード線との浮遊結合容量
を介して非選択ワード線のレベルが浮き上がって誤動作
(誤選択)に至るのが防止される。時刻t、において、
信号RASが立ち上がり、アクティブサイクルが終了す
る。
ット線対のうち°゛H′′側のビット線が電源電圧Vc
cレベルにまで昇圧される。このとき、信号RQの電位
はV丁子α(V丁はトランジスタQ、のしきい値電圧、
αはトランジスタQz、Q、の駆動能力で決定される値
であり、通常は0゜1〜0.2V)となっている。これ
により、各ワード線WLO,WL1はトランジスタQ、
、 、 Q5.を介して高抵抗で接地レベルに接続さ
れることになり、ビット線とワード線との浮遊結合容量
を介して非選択ワード線のレベルが浮き上がって誤動作
(誤選択)に至るのが防止される。時刻t、において、
信号RASが立ち上がり、アクティブサイクルが終了す
る。
ここで、ワード線駆動信号φ、は、信号電荷の続出およ
び書込を完全に行なうために、Vcc+VT s (
Vc cは電源電位、VTMはワード線に接続されるメ
モリセルの選択1−ランジスタのしきい値電圧)以上に
昇圧される。これは昔通、容量にプリチヘアージした電
荷をワード線に与える形で実現される。しかし、この場
合信号RQによりトランジスタQO1,QI11・・・
は高抵抗状態であり、この高抵抗のトランジスタQ o
+ * Q+ +・・・を介してワード線から接地電
位レベルに弱く流れるiI流によって、このワード線電
位が低下していきワード線電位を十分に高く保つことが
できないという問題点が生じる。
び書込を完全に行なうために、Vcc+VT s (
Vc cは電源電位、VTMはワード線に接続されるメ
モリセルの選択1−ランジスタのしきい値電圧)以上に
昇圧される。これは昔通、容量にプリチヘアージした電
荷をワード線に与える形で実現される。しかし、この場
合信号RQによりトランジスタQO1,QI11・・・
は高抵抗状態であり、この高抵抗のトランジスタQ o
+ * Q+ +・・・を介してワード線から接地電
位レベルに弱く流れるiI流によって、このワード線電
位が低下していきワード線電位を十分に高く保つことが
できないという問題点が生じる。
〔発明が解決しようとする間趙点コ
従来のダイナミック型MO8RAMのワード線駆動回路
は以上のように構成されているので、ワード線に接続さ
れる誤選択防止用のトランジスタo、、、Q、、、を介
してl!flが流れてワード線電位が低下していき、選
択されたワード線のレベルを十分に高く保つことが困難
であるという問題点があった。
は以上のように構成されているので、ワード線に接続さ
れる誤選択防止用のトランジスタo、、、Q、、、を介
してl!flが流れてワード線電位が低下していき、選
択されたワード線のレベルを十分に高く保つことが困難
であるという問題点があった。
それゆえ、この発明の目的は上述のような問題点を除去
し、簡単な手段を用いてワード線電位を十分に高くでき
、かつ非選択のワード線信号が浮き上がる(誤選択され
る)ことを防止することができるワード線駆動回路を備
えた半導体記憶装置を提供することである。
し、簡単な手段を用いてワード線電位を十分に高くでき
、かつ非選択のワード線信号が浮き上がる(誤選択され
る)ことを防止することができるワード線駆動回路を備
えた半導体記憶装置を提供することである。
[問題点を解決するための手段]
この発明によるワード線駆動回路は、ビット線データの
センス(読出または書込)前に非選択ワード線を完全に
電気的にフローティング状態にするようにしたものであ
る。
センス(読出または書込)前に非選択ワード線を完全に
電気的にフローティング状態にするようにしたものであ
る。
具体的に言えば、ワード線に接続される誤選択防止用の
トランジスタQ。++Q+++・・・を、ビット線デー
タのセンスサイクルとりストアサイクルとを含む期間の
間完全にオフ状態となるようにしたものである。
トランジスタQ。++Q+++・・・を、ビット線デー
タのセンスサイクルとりストアサイクルとを含む期間の
間完全にオフ状態となるようにしたものである。
[作用]
この発明におけるワード線駆動回路は、ビット線データ
のセンス動作前からりストア動作後までの問罪選択ワー
ド線を完全に電気的にフローティング状態にするので、
選択ワード線電位は高電位に保たれる。また、ビット線
データセンス時には、非選択ワード線は、ビット線デー
タセンス時のワード線とビット線との浮遊容量結合によ
り負電位に保たれ、それによりリストアサイクル中にビ
ット線とワード線との結合容量を介して非選択ワード線
が浮き上がって誤動作になることはない。
のセンス動作前からりストア動作後までの問罪選択ワー
ド線を完全に電気的にフローティング状態にするので、
選択ワード線電位は高電位に保たれる。また、ビット線
データセンス時には、非選択ワード線は、ビット線デー
タセンス時のワード線とビット線との浮遊容量結合によ
り負電位に保たれ、それによりリストアサイクル中にビ
ット線とワード線との結合容量を介して非選択ワード線
が浮き上がって誤動作になることはない。
【発明の実施例]
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例であるワード線駆動回路を
備えた半導体記憶装置のワード線駆動部の構成を示す図
である。第1図において、第3図に示される従来の半導
体記憶装置と異なるのは、ワード線誤選択防止用のトラ
ンジスタQ。7.Q7.への制御信号を発生する回路に
新たにトランジスタQ4が設けられた点である。トラン
ジスタQ4は、そのドレインが制御信号RQ’ 発生回
路の出力端子に接続され、かつそのソースは接地され、
そのゲートは新たな第2の制唾信号φ貸′を受ける。第
2の制御信号φ、′は、ビット線のデータセンス時には
“H″レベルなり、ビット線のりストア動作終了時に立
ち下がる信号である。
備えた半導体記憶装置のワード線駆動部の構成を示す図
である。第1図において、第3図に示される従来の半導
体記憶装置と異なるのは、ワード線誤選択防止用のトラ
ンジスタQ。7.Q7.への制御信号を発生する回路に
新たにトランジスタQ4が設けられた点である。トラン
ジスタQ4は、そのドレインが制御信号RQ’ 発生回
路の出力端子に接続され、かつそのソースは接地され、
そのゲートは新たな第2の制唾信号φ貸′を受ける。第
2の制御信号φ、′は、ビット線のデータセンス時には
“H″レベルなり、ビット線のりストア動作終了時に立
ち下がる信号である。
第2図は第1図に示される回路の動作タイミングを示す
信号波形図であり、各信号は第1図に示される信号に対
応している。以下、第1図および第2図を参照してこの
発明の一実施例による半導体記憶@置の動作について説
明する。
信号波形図であり、各信号は第1図に示される信号に対
応している。以下、第1図および第2図を参照してこの
発明の一実施例による半導体記憶@置の動作について説
明する。
選択されたワード線のレベルが立ち上がった後、ビット
線対BL、BLのデータセンスの時刻t。
線対BL、BLのデータセンスの時刻t。
より前の時刻121 において信号φR′が立ち上がる
。時刻t2′までの動作は従来と同様である。
。時刻t2′までの動作は従来と同様である。
これにより、トランジスタQ、はオン状態となって信号
RQ’ は接地電位レベルとなる。これによりトランジ
スタQo++Q++は完全にオフ状態となって、非選択
ワード線は完全に電気的にフローティング状態となる(
既に、トランジスタQ。
RQ’ は接地電位レベルとなる。これによりトランジ
スタQo++Q++は完全にオフ状態となって、非選択
ワード線は完全に電気的にフローティング状態となる(
既に、トランジスタQ。
21 Q + 2は、信号RASの立ち下がりによりオ
フ状態となっている)。時刻t3においてメモリセル3
のデータのセンスが行なわれると、全ピット数のうち半
数のビット線が■。、、 、/ 2 (またはV=c等
)から接地電位レベルに下がる。このことは、ワード線
−ビッi−線間の浮遊結合容量を介してワード線レベル
を下げる(負にする)方向へ働く。このときの非選択ワ
ード線の電位はこれが−Vr (VT はトランシフ
、:’iQ;、: 、Q+ + 、 。
フ状態となっている)。時刻t3においてメモリセル3
のデータのセンスが行なわれると、全ピット数のうち半
数のビット線が■。、、 、/ 2 (またはV=c等
)から接地電位レベルに下がる。このことは、ワード線
−ビッi−線間の浮遊結合容量を介してワード線レベル
を下げる(負にする)方向へ働く。このときの非選択ワ
ード線の電位はこれが−Vr (VT はトランシフ
、:’iQ;、: 、Q+ + 、 。
0、?、Q、2.・・・のしきい値電圧)に達すると、
トランジスタQ)、、Q、、、・、Qo2.Q。
トランジスタQ)、、Q、、、・、Qo2.Q。
2、・・・を介してこの値にクランプされる。この後、
時刻t4でリストア動作が行なわれると、センス時に接
地レベルに下がらなかったビット線のレベル(全ピット
・Ia数の半数の電位)が1・′2・vc。から■。、
に上昇し、これはワード線−ビット線間の浮遊結合1J
Wiを介してワード線電位を上昇させる方向に働く。こ
のとき、非選択ワード線の電位はセンス時に負方向に最
大Vrの電位だけシフトしており、リストア時にこのシ
フト量だけワード411M位の上昇が押えられる。通常
、センス時1こ−v丁に達するほどの大きなカップリン
グノイズが発生することはないので、結局、リストア後
に非選択ワード線電位は接地電位に戻る。したがって、
時刻t、〜tsの間、非選択ワード線は負電位または接
地電位に保たれるので、非選択ワード線の浮き上がりに
よる非選択メモリセルの誤選択の問題は生じない。
時刻t4でリストア動作が行なわれると、センス時に接
地レベルに下がらなかったビット線のレベル(全ピット
・Ia数の半数の電位)が1・′2・vc。から■。、
に上昇し、これはワード線−ビット線間の浮遊結合1J
Wiを介してワード線電位を上昇させる方向に働く。こ
のとき、非選択ワード線の電位はセンス時に負方向に最
大Vrの電位だけシフトしており、リストア時にこのシ
フト量だけワード411M位の上昇が押えられる。通常
、センス時1こ−v丁に達するほどの大きなカップリン
グノイズが発生することはないので、結局、リストア後
に非選択ワード線電位は接地電位に戻る。したがって、
時刻t、〜tsの間、非選択ワード線は負電位または接
地電位に保たれるので、非選択ワード線の浮き上がりに
よる非選択メモリセルの誤選択の問題は生じない。
また、同様に、選択ワード線(W L Oとする)につ
いては、センス時に負方向、リストア時に正方向にカッ
プリングノイズを受け、ワード線電位は元の電位に戻る
だけであり、かつ信号RQ’ は接地電位レベルである
ので、トランジスタQo+を介して流れるサブスレッシ
コルド電流がほとんどなく、従来の半導体記憶装置のよ
うに選択されたワード線レベルが低下することはない。
いては、センス時に負方向、リストア時に正方向にカッ
プリングノイズを受け、ワード線電位は元の電位に戻る
だけであり、かつ信号RQ’ は接地電位レベルである
ので、トランジスタQo+を介して流れるサブスレッシ
コルド電流がほとんどなく、従来の半導体記憶装置のよ
うに選択されたワード線レベルが低下することはない。
[発明の効果]
以上のように、この発明によれば、選択ワード線のレベ
ルが立ち上がった後は、ワード線−接地間に1を流は流
れず、かつ非選択ワード線の正方向への浮き上がりもな
いので、ワード線ブーストレベルは低下せず、かつ非選
択ワード線の誤選択が生じないワード線駆動回路が得ら
れ、誤動作のない半導体記憶装置を得ることができる、
ルが立ち上がった後は、ワード線−接地間に1を流は流
れず、かつ非選択ワード線の正方向への浮き上がりもな
いので、ワード線ブーストレベルは低下せず、かつ非選
択ワード線の誤選択が生じないワード線駆動回路が得ら
れ、誤動作のない半導体記憶装置を得ることができる、
第1図はこの発明の一実施例であるダイナミック型MO
8RAMのワード線駆動回路の構成を示す図である。第
2図は第1図の回路の動作タイミングを示す信号波形図
である。第3図は従来のダイナミック型M OS RA
Mのワード線駆動回路の構成の一例を示す図である。 第4図は第3図の回路の動作タイミングを示す信号波形
図である。 図において、1はローアドレスデコーダ、Ql+Q2
、Q3.Q、、Qo I 、Q、、、Q、2 、Q、2
はトランジスタ、Qo。、Q、。はメモリ選択ゲート、
WLO,WLlはワード線、BL、BLはビット線であ
る。 なお1図中、同一符号は同一または相当部分を示す。
8RAMのワード線駆動回路の構成を示す図である。第
2図は第1図の回路の動作タイミングを示す信号波形図
である。第3図は従来のダイナミック型M OS RA
Mのワード線駆動回路の構成の一例を示す図である。 第4図は第3図の回路の動作タイミングを示す信号波形
図である。 図において、1はローアドレスデコーダ、Ql+Q2
、Q3.Q、、Qo I 、Q、、、Q、2 、Q、2
はトランジスタ、Qo。、Q、。はメモリ選択ゲート、
WLO,WLlはワード線、BL、BLはビット線であ
る。 なお1図中、同一符号は同一または相当部分を示す。
Claims (3)
- (1)ローアドレスデコーダからの信号に応答してオン
・オフするメモリセル選択ゲートに接続されるワード線
と、前記ワード線と交差するビット線と、前記ビット線
と前記ワード線とに接続されるメモリセルと、ワード線
の誤選択を防止するワード線誤選択防止手段とを含む半
導体記憶装置であって、 前記半導体記憶装置は前記メモリセルのデータを検出す
るサイクルと“H”レベルのビット線を昇圧するリスト
アサイクルとを有しており、前記ワード線誤選択防止手
段は、 前記データ検出サイクルと前記リストアサイクルとを含
む期間非選択ワード線を電気的にフローティング状態に
することを特徴とする、半導体記憶装置。 - (2)前記ワード線誤選択防止手段は、そのドレインが
ワード線に接続され、そのソースが接地電位に接続され
、かつそのゲートに制御信号を受けるMOSトランジス
タであり、 前記制御信号は前記データ検出サイクルと前記リストア
サイクル期間とを含む期間接地電位レベルとなる信号で
ある、特許請求の範囲第1項記載の半導体記憶装置。 - (3)前記制御信号を発生する手段は、 そのソースとゲートとが電源電位に接続され、かつその
ドレインが出力端子に接続される第1のMOSトランジ
スタと、 そのソースが前記電源電位に接続され、そのゲートに反
転ローアドレスストローブ信号を受けかつそのドレイン
が前記出力端子に接続される第2のMOSトランジスタ
と、 そのドレインとゲートとが前記出力端子に接続され、か
つそのソースに前記反転ローアドレスストローブ信号を
受ける第3のMOSトランジスタと、 そのソースが接地され、そのドレインが前記出力端子に
接続され、かつそのゲートに前記データ検出サイクルお
よび前記リストアサイクル期間中“H”となる第2の制
御信号を受ける第4のMOSトランジスタとから構成さ
れる、特許請求の範囲第2項記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60153453A JPS6212997A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
KR1019860000152A KR910003599B1 (ko) | 1985-07-10 | 1986-01-13 | 다이나믹 mosram의 워드선 구동장치 |
US06/883,311 US4760559A (en) | 1985-07-10 | 1986-07-08 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60153453A JPS6212997A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6212997A true JPS6212997A (ja) | 1987-01-21 |
Family
ID=15562885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60153453A Pending JPS6212997A (ja) | 1985-07-10 | 1985-07-10 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4760559A (ja) |
JP (1) | JPS6212997A (ja) |
KR (1) | KR910003599B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0595778A (ja) * | 1991-10-07 | 1993-04-20 | Agency Of Ind Science & Technol | 撹拌機を装備した多孔質分離膜一体型培養器 |
US5422845A (en) * | 1993-09-30 | 1995-06-06 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
JP2021522641A (ja) * | 2018-05-04 | 2021-08-30 | マイクロン テクノロジー,インク. | メモリセルのアレイに対するアクセス線管理 |
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Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
US5465233A (en) * | 1993-05-28 | 1995-11-07 | Sgs-Thomson Microelectronics, Inc. | Structure for deselecting broken select lines in memory arrays |
JP2541480B2 (ja) * | 1993-10-06 | 1996-10-09 | 日本電気株式会社 | 擬似乱数発生装置 |
DE69700241T2 (de) * | 1996-03-01 | 1999-11-04 | Mitsubishi Denki K.K., Tokio/Tokyo | Halbleiterspeichergerät, um Fehlfunktion durch Zeilenauswahlleitungsunterbrechung zu vermeiden |
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US20070165479A1 (en) * | 2006-01-17 | 2007-07-19 | Norbert Rehm | Local wordline driver scheme to avoid fails due to floating wordline in a segmented wordline driver scheme |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57212690A (en) * | 1981-06-24 | 1982-12-27 | Hitachi Ltd | Dynamic mos memory device |
-
1985
- 1985-07-10 JP JP60153453A patent/JPS6212997A/ja active Pending
-
1986
- 1986-01-13 KR KR1019860000152A patent/KR910003599B1/ko not_active IP Right Cessation
- 1986-07-08 US US06/883,311 patent/US4760559A/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0595778A (ja) * | 1991-10-07 | 1993-04-20 | Agency Of Ind Science & Technol | 撹拌機を装備した多孔質分離膜一体型培養器 |
US5422845A (en) * | 1993-09-30 | 1995-06-06 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
US5548549A (en) * | 1993-09-30 | 1996-08-20 | Intel Corporation | Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array |
JP2021522641A (ja) * | 2018-05-04 | 2021-08-30 | マイクロン テクノロジー,インク. | メモリセルのアレイに対するアクセス線管理 |
US11315617B2 (en) | 2018-05-04 | 2022-04-26 | Micron Technology, Inc. | Access line management for an array of memory cells |
Also Published As
Publication number | Publication date |
---|---|
KR870001596A (ko) | 1987-03-14 |
KR910003599B1 (ko) | 1991-06-07 |
US4760559A (en) | 1988-07-26 |
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