KR870001596A - 반도체 기억장치 - Google Patents

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KR870001596A
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히데또 히다까
가즈야스 후지시마
마사끼 구마노야
야마사끼 구마노
히데시 미야다께
가쯔기 도우사까
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미쓰비시뎅기 가부시끼가이샤
시기 모리야
미쓰비시 뎅기 가부사끼가이샤
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 일 실시예인 다이나믹형 MOSRAM의 워드(word)선 구동회로의 구성을 나타낸 도면.
제 2 도는 제 1 도의 회로 동작 타이밍을 표시하는 신호 파형도.
제 3 도는 종래의 다이나믹형 MOSRAM의 워드선 구동회로 구성의 한예를 나타낸 도면.

Claims (3)

  1. 로우 어드레스 디코더로 부터의 신호에 응답하여 온, 오프되는 메모리셀 선택 게이트에 접속되는 워드선과 전기 워드선과 교차하는 비트선과 전기 비트선과 전기 워드선에 접속되는 메모리셀과 워드선의 오선택을 방지하는 위드선 오선택 방지수단을 포함하는 반도체 기억장치이고 전기 반도체 기억장치는 전기 메모리셀의 데이터를 검출하는 사이클과 “H” 레벨의 비트선을 승압하는 리스토어 사이클을 포함하는 가지고 있으며 전기 워드선 오선택 방지수단은 전기 데이터 검출 사이클과 전기 리스토어 사이클을 포함하는 기간 비선택 워드선을 전기적으로 플로우팅 상태로 하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 l 항에 있어서 전기 워드선 오선택 방지수단은 그 드레인이 워드선에 접속되고 그 스오스가 접지전위에 접속되며 또한 그 게이트에 제어신호를 받는 M0S 트랜지스터이고 전기 제어신호는 전기 테이터 검출 사이클과 전기 리스토어 사이클 기간을 포함하는 기간 접지전위 레벨이 되는 신호인 반도체 기억장치.
  3. 제 2 항에 있어서 전기 제어신호를 발생하는 수단은 그 소오스와 게이트가 전원전위에 접속되고 그 드레인이 출력단자에 접속되는 제 1 의 M0S 트랜지스터와 그 소오스가 전기 전원전위에 접속되고 그 게이트에 반전 토우 어드레스 스트로우브 신호를 받는 한편 그 드레인이 전기 출력단자에 접속되는 제 2 의 M0S 트랜지스터와 그 드레인 게이트가 전기 출력단자에 접속되고 또한 그 소오스에 전기 반전 로우 어드레스 스트로우브 신호를 반는 제 3 의 MOS 트랜지스터와 그 소오스가 접지되고 그 드레인이 전기 출력단자에 집속되며 또한 그 게이트에 전기 테이터 검출사이클 및 전기 리스토어 사이클 기간 중 “H ”가 되는 제 2 의 제어 신호를 받는 제 4 의 MOS 트랜지스터로 구성되는 반도제 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860000152A 1985-07-10 1986-01-13 다이나믹 mosram의 워드선 구동장치 KR910003599B1 (ko)

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JP153453 1985-07-10
JP60153453A JPS6212997A (ja) 1985-07-10 1985-07-10 半導体記憶装置

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KR910003599B1 KR910003599B1 (ko) 1991-06-07

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JPS6212997A (ja) 1987-01-21
US4760559A (en) 1988-07-26
KR910003599B1 (ko) 1991-06-07

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