KR890010909A - 반도체 메모리 회로 - Google Patents

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KR890010909A
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가즈요시 데라야마
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세끼모또 다다히로
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Abstract

내용 없음

Description

반도체 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 메모리 회로의 동작을 도시한 타이밍도.
제3도는 본 발명의 실시예에 따른 메모리 회로의 대부분을 도시한 개략도.
제4도는 제3도의 메모리 회로의 동작을 도시한 타이밍.

Claims (3)

  1. 반도체 메모리 회로가, 행으로 배열된 워드 라인과, 컬럼으로 배열된 한쌍의 비트라인과, 상기 워드 라인과 비트 라인에 결합된 메모리 셀과, 상기 한쌍의 비트 라인중 하나가 제1전압으로, 다른 한쌍의 비트 라인은 제1시간 주기동안 상기 제1전압보다 작은 제2전압으로 동작할 수 있게 증폭하기 위해 상기 한쌍의 비트 라인에 결합된 감지증폭기와, 제1 및 제2단부를 갖는 캐패시터와, 제2시간 주기 및 상기 제2시간 주기후의 제3시간 주기동안 상기 한쌍의 비트 라인을 동작할 수 있게 쇼트-회로를 구성하며, 상기 제2시간주기동안 상기 제1전압과 제2전압 사이에 제3전압에서 한쌍의 비트라인을 세팅하는 제1스위칭 수단과, 상기 제2 및 제3시간 주기동안 상기 캐패시터의 상기 제1단부로 상기 한쌍의 비트 라인을 동작 접속하기 위한 제2스위칭 수단과, 상기 캐패시터에 결합된 제어회로를 구비하며, 상기 제어 회로는 상기 제1시간 주기의 마지막에 상기 캐패시터의 상기 제1 및 제2마지막을 상기 제2전압 및 상기 제1전압에 동작적으로 세팅시키며, 상기 캐패시터의 제1 및 제2단부는 상기 제2스위칭 수단이 상기 제2주기동안 인에이블될때 대략 상기 제3전압만큼 증가되고, 상기 제어회로는 상기 제3시간 주기동안 상기 제3 및 제2전압 사이의 제4전압에 상기 비트 라인의 쌍의 전위를 세트시키기 위하여 상기 제3시간 주기동안 상기 캐패시터의 상기 제2마지막을 상기 제2전안에 세팅시키는 것을 특징으로 하는 반도체 메모리 회로.
  2. 제1항에 있어서, 상기 제1스위칭 수단은 상기 한쌍의 비트 라인사이에 접속된 제1전계효과 트랜지스터를 포함하고, 상기 제2스위칭 수단은 상기 캐패시터의 제1단부와, 상기 한쌍의 비트 라인 사이에 접속된 제3전계효과 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 회로.
  3. 제1항에 있어서, 상기 제어회로는, 상기 캐패시터의 제1단부와 상기 제2전압의 소스 사이에 접속된 클램프 전계효과 트랜지스터, 상기 캐패시터의 제2단부에 결합된 출력을 가지는 제1지연회로, 제1지연회로의 입력에 결합된 출력과 제1제어 신호를 수신하는 입력을 가지는 제2지연 회로 및 상기 클램프 트랜지스터의 게이트에 결합된 출력 제2지연 회로에 출력에 결합된 제1입력 및 제2제어 신호를 수신하는 제2입력을 가지는 AND 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880017472A 1987-12-25 1988-12-24 반도체 메모리 회로 KR940001639B1 (ko)

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