KR900015144A - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 관한 RAM의 1실시예를 도시한 주요부 회로도.

제7도는 본 발명이 적용된 캐시메모리의 1실시예를 도시한 블럭도.

제8도는 비교회로의 1예를 도시한 회로도.

Claims (10)

1. 워드선에 그 선택단자가 결합되고 데이타선에 그 입출력 단자가 결합된 스테이틱형 에모리셀, 상기 데이타 선과 출력회로 사이에 직렬 접속되는 제1 및 제2의 스위치 수단 및 상기 제1 및 제2의 스위치 수단의 공통 접속점에 그 입출력 단자가 결합되는 센스 앰프를 포함하고, 상기 제1의 스위치 수단은 상기 센스앰프의 동작 개시에 동기해서 OFF상태로 되고, 상기 제2의 스위치 수단은 상기 센스앰프의 출력신호를 상기 출력회로에 전달하기 위해 소정의 타이미에서 ON상태로 되는 반도체 기억장치.
2. 특허청구의 범위 제1항에 있어서, 또 상기 센스앰프에 그 전원전압을 공급하는 수단을 포함하고, 상기 수단에 의해 상기 센스앰프로의 전원전압 공급을 개시하고 나서 소정의 기간이 경과된 후에 상기 제1의 스위치 수단이 OFF상태로 되는 반도체 기억장치.
3. 워드선에 그 선택단자가 결합되고 데이타선에 그 입출력 단자가 결합된 스테이틱형 메모리셀, 상기 데이타선과 입력회로 사이에 접속되는 제1의 스위치 수단 및 상기 제1의 스위치 수단과 상기 입력회로 사이에 그 입출력단자가 결합되는 센스앰프를 포함하고, 상기 제1의 스위치 수단은 상기 입력회로에서 송출된 라이트 신호가 상기 센스앰프에 유지된 후에 OFF상태에서 ON상태로 변화되는 반도체 기억장치.
4. 특허청구의 범위 제3항에 있어서, 또 상기 센스앰프의 입출력 단자와 상기 입력회로 사이에 접속되는 제2의 스위치 수단을 포함하고, 상기 제2의 스위치 수단은 상기 입력회로에서 송축된 라이트 신호를 상기 센스앰프에 전달하기 위해 소정의 타이밍에서 ON상태로 되는 반도체 기억장치.
5. 워드선에 그 선택단자가 결합되고 데이타선에 그 입출력 단자가 결합된 스테이틱형 메모리셀, 상기 데이타선과 입출력 회로 사이에 직렬 접속되는 제1 및 제2의 스위치 수단 및 상기 제1 및 제2의 스위치 수단의 공통접속점에 그 입출력 단자가 결합되는 센스앰프를 포함하고, 상기 제1의 수단은 상기 메모리셀에서의 신호리드 동작시에 상기 센스앰프의 동작개시에 동기해서 ON상태에서 OFF상태로 변화되고, 상기 메모리셀로의 신호라이트 동작시에는 상기 입력회로에서 송출된 라이트 신호가 상기 센스앰프에 유지된 후 OFF상태에서 ON상태로 변화되는 반도체 기억장치.
6. 워드선에 그 선택단자가 결합되고 제1의 데이타선에 그 입출력 단자가 결합된 제1의 스테이틱형 메모리셀, 상기 워드선에 그 선택단자가 결합되고 제2의 데이타선에 그 입출력 단자가 결합된 제2의 스테이틱형 메모리셀, 상기 제1의 데이타선과 공통 데이타선 사이에 직렬 접속되는 제1 및 제2의 스위치 수단, 상기 제1및 제2의 스위치수단의 공통 접속점에 그 입출력 단자가 걸합되는 제1의 센스 앰프, 상기 제2의 데이타선과 상기 공통 데이타선 사이에 직렬 접속되는 제3 및 제4의 스위치 수단 및 상기 제3 및 제4의 스위치 수단의 공통 접속점에 그 입출력단자가 결합되는 제2의 센스앰프를 포함하고, 상기 제1 및 제3의 스위치 수단은 상기 제1 및 제2의 센스앰프의 동작개시에 동기해서 OFF상태로 되고, 상기 제1 또는 제2의 센스앰프의 출력신호의 한쪽을 상기 공통 데이타선에 전달하기 위해 상기 제2 또는 제4의 스위치 수단의 한쪽이 ON상태로 되는 반도체 기억장치.
7. 여러개의 상보 데이타선 쌍과 여러개의 워드선의 각 교차점 부근에 배치되고, 각각 그 선택단자가 대응하는 워드선에 접속되며 그 1쌍의 입출력 단자가 대응하는 상보 데이타선 쌍에 접속되는 여러개의 메모리셀과 상기 여러개의 데이타선 쌍에 결합되고 선택된 워드선에 접속되는 여러개의 메모리 셀에서 리드된 여러개의 상보 신호에 따라 페리티 검사를 실행하기 위한 패리티 검사회로를 포함하고, 상기 패리티 검사회로는 각 상보데이타선쌍에서 한쪽의 데이타선에 각각의 게이트 단자가 결합되는 제1 및 제2의 FET와 다른쪽의 데이타선에 각각의 게이트 단자가 결합되는 제3 및 제4의 FET, 제1의 상보데이타선 쌍에 대응하는 상기 제1 및 제3의 FET의 한쪽의 입출력 단자의 공통 접속점과 상기 제1의 상보데이타선 쌍에 근접하는 제2의 상보데이타선 쌍에 대응하는 상기 제1 및 제4의 FET의 한쪽의 입출력 단자의 공통 접속점을 결합하는 수단 및 상기 제1의 상보데이타선 쌍에 대응하는 상기 제2 및 제4의 FET의 한쪽의 입출력 단자의 공통 접속점과 상기 제2의 상보테이타선 쌍에 대응하는 상기 제2 및 제3의 FET의 한쪽의 입출력 단자의 공통 접속점을 결합하는 수단을 포함하는 반도체 기억장치.
8. 특허청구의 범위 제7항에 있어서, 상기 패리티 검사회로는 또 상기 여러개의 상보데이타선 쌍의 한쪽의 최단부에 배치되는 상보데이타선 쌍에 대응하는 상기 제1 및 제3의 FET의 한쪽의 입출력 단자의 공통 접속점에 제1의 전원전압 레벨을 공급하는 수단과 상기 제2및 제4의 FET의 한쪽의 입출력 단자의 공통 접속점에 제2의 전원전압레벨을 공급하는 수단을 포함하는 반도체 기억장치.
9. 특허청구의 범위 제8항에 있어서, 상기 패리티 검사회로는 또 상기 여러개의 상보데이타선 쌍의 다른쪽의 최단부에 배치되는 상보데이타선 싸에 대응하는 상기 제 1 및 제4의 FET의 다른쪽의 입출력 단자의 공통 접속점의 신호와 상기 제2 및 제3의 FET의 다른쪽의 입출력 단자의 공통 접속점의 신호에 따라 패리티 검사 검출신호를 형성하는 출력회로를 포함하는 반도체 기억장치.
10. 여러개의 상보데이타선 쌍과 여러개의 워드선의 각 교차점 부근에 배치되고, 각각 그 선택단자가 대응하는 워드선에 접속되며 그 1쌍의 입출력 단자가 대응하는 상보데이타선 쌍에 접속되는 여러개의 메모리셀과 상기 여러개의 데이타선 쌍에 결합되고 선택된 워드선에 접속되는 여러개의 메모리셀에서 리드된 여러개의 상보 신호와 소정의 여러개의 상보신호와의 일치검출을 실행하기 위한 비교회로를 포함하고, 상기 비교회로는 각 상보 데이타선 쌍에서 한쪽의 데이타선과 다른쪽의 데이타선 사이에 직렬 접속되고 각 게이트 단자에 소정의 상보신호가 공급되는 제1 및 제2의 FET, 상기 제1 및 제2외 FET의 공통 접속점에 그 게이트 단자가 결합되고 그 한쪽의 입출력 단자에 제1의 전원 전압 단자가 결합되는 제3의 FET 및 상기 각 상보 데이타선 쌍에 대응해서 마련된 상기 각 제3의 FET의 다른쪽의 입출력 단자를 공통으로 접속하는 수단을 포함하는 반도체 기억장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.