KR840003894A - 반도체 기억장치 - Google Patents

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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따르는 하나의 실시예의 ROM(Read Only Memory)의 블록 회로도.

Claims (20)

  1. 다수개의 호출전용 메모리 셀이 결합된 제1데이터선과, 다수개의 호출전용 메모리 셀이 결합되고 상기의 제1데이터선과 쌍을 이루는 제2데이터선과, 한쌍의 입력단자를 갖고 있어서 그중 한쪽이 상기의 제1데이터선에 결합되고 다른 한쪽이 상기의 제2데이터선에 결합되는 차 동형의 센스 앰프와, 상기 제1과 제2의 데이터선에 결합된 메모리 셀들 중에서 1개를 선택하는 선택회로와, 상기 제1의 데이터선에 결합된 메모리 셀들 중에서 1개가 선택될 때에 동작상태로 되고 그때에 상기 차동형 센스 앰프의 상기 다른쪽의 입력단자에 공급되어질 기준전위를 결정하는 제1더미셀과, 상기 제2의 데이터선에 결합된 메모리 셀들 중에서 1개가 선택될 때에 동작상태로 되고 그때에 상기 차동형 센스 앰프의 상기 한쪽의 입력 단자에 공급되어질 기준 전위를 결정하는 제2더미셀과에 의하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  2. 상기 메모리 셀의 각각은 그 각각이 선택될 때에 기억정보에 대응하게 되어 있는 제1 또는 제2의 콘닥천스를 갖도록 형성된 기억용 반도체 소자로 구성되고, 상기 제1과 제2의 더미셀의 각각은 그 각각이 최소한 1개의 반도체를 구성되고 또 각각이 동작되었을 때에는 상기의 제1콘닥턴스와 제2콘닥턴스와의 중간치의 콘닥턴스를 갖도록 형성되어 있고, 이에 의하여 상기 차동형 센스 앰프에는 선택된 메모리셀의 콘닥턴스에 의하여 결정되는 레벨의 신호와 동작된 더미셀들 중의 1개의 더미셀의 콘닥턴스에 의하여 결정되는 기준 전위가 공급되는 것을 특징으로 하는 특허청구 범위 1의 반도체 기억장치.
  3. 상기의 제1더미셀은 상기의 제2데이터선에 결합되고 상기의 제2의 더미셀은 상기의 제1데이터선에 결합되어 있는 것을 특징으로 하는 특허청구 범위 2의 반도체 기억장치.
  4. 메모리 셀의 각각은 기억정보에 대응하여 높은 스렛쉬 홀드 전압 또는 낮은 스렛쉬 홀드 전압을 갖도록 형성된 기억용 MOSFET로 구성되고, 상기의 제1과 제2의 더미셀의 각각은, 그 각각이 낮은 스렛쉬 홀드 전압을 갖는 기억용 MOSFET와 실질적으로 동등한 크기와 특성이 되게한 것을 2개 직렬 접속한 MOSFET로 구성되는 것을 특징으로 하는 특허청구 범위3의 반도체 기억장치.
  5. 각각 선택 단자와, 출력단자, 그리고 기준단자를 갖고 있으며, 매트릭스 형태로 배치된 다수개의 호출전용 메모리와, 각 메모리 셀의 행(行)에 대응하여 설치되고 각각 다수개의 메모리 셀의 선택단자가 결합된 다수개의 워드선과, 각 메모리 셀의 열(列)에 대응하여 설치되고 각각 다수개의 메모리 셀의 출력단자가 결합된 다수개의 데이터선과, 각 메모리 셀의 열에 대응하여 설치되고, 각각 다수개의 메모리 셀의 기준단자가 결합된 다수개의 접지선과를 갖는 제1메모리 어레이와, 상기 제1메모리 어레이와 동일한 구성으로 된 제2메모리와, 제1과 제2의 커먼 데이터 선과, 스위치 제어신호에 의하여 제어되고 상기 제1메모리 어레이에 있는 다수개의 데이터들선 중에서 선택되어질 1개를 상기의 제1커먼 데이터선에 결합시키는 제1컬럼 스위치와, 상기의 스위치 제어신호와 대응하는 스위치 제어신호에 의하여 제어되고 상기의 제2메모리 어레이에 있는 다수개의 데이터선들 중에 선택되어질 1개를 상기의 제2커먼 데이터선에 결합시키는 제2컬럼 스위치와, 한쌍의 입력단자를 갖고 있어서 그중의 한쪽이 상기 제1커먼 데이터 선에 결합되고 다른쪽이 상기 제2커먼 데이터 선에 결합된 차동형 센스 앰프와 상기 제1과 제2의 메모리 어레이에 있는 데이터 선들의 각각에 대응하여 설치되고, 각각 대응하는 데이터선에 결합되어질 출력단자와, 동작 제어 신호가 공급되어질 선택단자와, 회로의 접지 전위가 공급되어질 선택 단자를 갖고 있고 또, 상기 차동형 센스 앰프에 의하여 참조되어질 기준 전위를 각각이 동작상태로 되었을 때 대응하는 데이터선에 공급하도록 형성된 더미 셀과, 상기의 제1과 제2메모리어레이의 워드선들에 결합되는 출력 단자와, 상기의 더미 셀들의 선택단자에 결합되는 출력단자를 갖는 선택회로와, 를 구비하고 있고 거기에서 상기 제1메모리 어레이에있는 1개의 메모리 셀이 선택되어질 때에 상기 차동형 센스 앰프에 의하여 참조되어질 기준전위가 상기의 제2메모리 어레이에 결합된 1개의 더미 셀에 의하여 형성되고, 상기의 제2의 메모리 어레이에 있는 1개의 메모리 셀이 선택될 때에는 상기의 차동형 센스 앰프에 의하여 참조되어질 기준전위가 상기 제1메모리 어레이에 결합된 1개의 더미 셀에 의하여 형성되는 것을 특징으로 하는 반도체 기억장치.
  6. 상기 메모리 셀의 각각은 그 각각이 선택되어 졌을 때에 기억 정보에 대응하는 제1 또는 제2의 콘닥턴스를 갖도록 형성된 기억용 반도체 소자로 구성되고, 상기 더미 셀의 각각은 그 각각이 최소한 1개의 반도체 소자로 구성되고, 또 그 각각이 동작되어을 때에는 상기 제1콘닥턴스와 제2콘닥턴스와의 중간치의 콘닥턴스를 갖도록 형성되어 있으며, 이에 의하여 상기의 차동형 센스 앰프에는 선택된 메모리 셀의 콘닥콘닥턱스에 의하여 결정되는 레벨의 신호와, 동작된 더미 셀들 중에서의 1개의 콘닥턴스에 의하여 결정되는 기준 전압이 공급되는 것을 특징으로 하는 특허청구 범위 5의 반도체 기억장치.
  7. 상기의 제1메모리 어레이에 결합된 더미 셀들과 상기의 제2메모리 어레이에 결합된 더미 셀들은 상기의 선택회로에 공급되는 어드레스 신호의 하나에 의하여 콤플리멘타리(complementary)적인 동작을 하는 것을 특징으로 하는 특허청구 범위 6의 반도체 기억장치.
  8. 상기의 선택회로는, 상기 제1메모리 어레이에 있는 메모리 셀이 선택되어져야 할 때에 상기 제2메모리 어레이에 결합되어 있는 더미 셀들 중에서 상기 제2컬럼 스위치에 의하여 선택되어질 데이터선에 결합되어 있는 더미 셀만을 동작 상태로 하고, 또 상기 제2메모리 어레이에 있는 메모리 셀이 선택되어져야할때에는 상기 제1메모리 어레이에 결합되어 있는 더미 셀 들중에서 상기 제1컬럼 스위치에 의하여 선택되어질 데이터 선에 결합되어 있는 더미 셀만을 동작 상태로 하는 제어 신호를 출력하는 것을 특징으로 하는 특허청구 범위 6의 반도체 기억장치.
  9. 상기 제1과 제2의 메모리 어레이에 있는 데이터 선들의 각각을 예비 충전하기 위한 예비 충전소자를 구비한 것을 특징으로 하는 특허청구 범위 8의 반도체 기억장치.
  10. 각 메모리 셀은 기억하게 되는 정보에 대응하는 높은 스렛쉬 홀드 전압 또는 낮은 스렛쉬홀드 전압을 갖고 있는 기억용 MOSFET에 의하여 구성되고, 각 더미 셀은 최소한 1개의 MOSFET로 구성되어 있는 것을 특징으로 하는 특허청구 범위 8의 반도체 기억장치.
  11. 각 더미 셀은 각각 낮은 스렛쉬홀드 전압을 갖는 기억용 MOSFET와 동일한 크기와 또 동일한 특성이 되게한 2개의 MOSFET를 직렬 접속한 것을 최소한 포함하는 것을 특징으로 하는 특허청구 범위 10의 반도체 기억장치.
  12. 각 더미 셀은, 상기의 선택회로에 공급되는 어드레스 신호의 1개가 공급되는 게이트 전극을 갖는 제1 MOSFET와, 상기의 선택회로로 부터 출력되는 신호가 공급되는 게이트전극을 갖고 또 상기 제1 MOSFET의 소오스 드레인의 통로와 직력 접속되는 소오스 드레인 통로를 갖는 제2 MOSFET와를 최소한 포함하는 것을 특징으로 하는 특허청구 범위 10의 반도체 기억장치.
  13. 상기 제1메모리 어레이에 있는 각 기억용 MOSFET의 스렛쉬홀드 전압과 기억하게 될 정보와의 대응관계는 상기 제2메모리 어레이의 그것과 반대로 되어 있는 것을 특징으로 하는 특허청구 범위 10의 반도체 기억장치.
  14. 제1과 제2메모리 어레이의 각각의 접지선과 회로의 접지접과의 사이에 설치되고 또 각각 상기 선택회로의 출력신호에 의하여 스위치 제어되는 스위치 소자를 구비하고 있고, 거기에서 상기 제1과 제2의 컬럼 스위치에 의하여 선택되어 질 데이터 선들과 대응하는 접지선만이 스위치 소자를 거쳐서 회로의 접지점에 결합되는 것을 특징으로 하는 특허청구 범위 6의 반도체 기억장치.
  15. 제1과 제2의 메모리 어레이의 각각에서 1개의 메모리 셀 열에 대응하는 접지선은, 그 1개의 메모리 셀 열에 인접하고 있는 메모리 셀 열에 대응하는 접지선과 공통으로 되어 있는 것을 특징으로 하는 특허청구 범위 14의 반도체 기억장치.
  16. 상기의 차동형 센스 앰프, 드레인과 게이트가 서로 교차 결합된 한쌍의 MOSFET를 포함하고 상기 한쌍의 MOSFET의 한쪽의 드레인은 상기의 제1커먼 데이터선에 결합되고 다른쪽의 드레인은 상기의 제2커먼 데이터선에 결합되어 있는 것을 특징으로 하는 특허청구 범위 6의 반도체 기억장치.
  17. 검사 비트를 갖는 1개조의 데이터의 다수를 기억할 수 있게 1개의 반도체 칩 위에다 매트릭스 상태로 배치된 다수개의 메모리 셀과, 어드레스 신호에 응답하여 상기 다수개의 메모리 셀 중에서 1개조가 되는 복수개의 메모리 셀을 선택하는 선택회로와, 상기의 반도체 칩 위에 형성되고 선택된 메모리 셀들로부터 호출된 1개조의 데이터가 공급되는, 틀린 것을 정정하는 코오드 회로(Error Correcting Code Circuit)로 되어 있고, 거기에서 각 1개조의 데이터는 서로 최소한 1개의 메모리 셀 이상을 떨어져 있는 다수개의 메모리 셀에 기억되어 있는 것을 특징으로 하는 반도체 기억장치.
  18. 상기의 각 메모리 셀이 호출 전용의 메모리 셀로되는 것을 특징으로 하는 특허범위 17의 반도체 기억장치.
  19. 상기의 틀린 것을 정정하는 코오드 회로에서 출력되는, 틀린것이 정정된 데이터를 순서적으로 전송하는 전송회로를 구비한 것을 특징으로 하는 특허청구 범위 17의 반도체 기억장치.
  20. 어드레스 신호를 공급받아서 상기 선택회로에 공급할 신호들을 출력하는 어드레스 바퍼와, 상기 어드레스 신호들의 변화를 검출하는 것에 의하여 상기의 예비 충전소자의 동작을 제어하기 위한 제어신호를 형성하는 제어회로와를 구비하고, 상기의 선택회로는 상기 제어 회로로 부터 공급되는 제어신호에 의하여 실질적으로 다이나믹(dynamic) 동작을 하게 되는 것을 특징으로 하는 특허청구 범위 9의 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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