KR880008340A - Cmos 게이트 어레이의 고밀도 rom - Google Patents

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KR880008340A
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알·칸 엠다더
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낼슨 스톤
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Abstract

내용 없음.

Description

CMOS 게이트 어레이의 고밀도 ROM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 FET 메모리 메트릭스 및 센싱회로의 개략적 회로도,
제3도는 본 발명에 따른 물리적 게이트 어레이 칩 레이 아웃부의 오버뷰,
제4도는 본 발명에 따른 FET 메모리 메트릭스의 다른 실시예의 개략적 회로도.

Claims (16)

  1. 정보기억용 메모리 장치에 있어서, 각 FET가 드레인, 게이트 및 소오스를 가지며, 메트릭스의 각 행내의 FET의 게이트가 다수의 워드 선중 하나에 접속되며, 메트릭스의 각 열내의 N채널 FET의 드레인이 다수의 비트선 중 하나에 접속되고, 메트릭스의 각 열내의 P채널 FET의 소오스가 또한 다수 비트선 중 하나에 접속되고, 및 기억된 정보가 비트선 상의 전압 레벨을 감지함으로써 읽혀지는 정보기억용 CMOS FET의 메트릭스 ; 다수의 비트선 중 하나에 접속된 제1입력을 가지며 비트선 상의 전압 레벨에 관련된 출력을 발생하는 레벨 시프팅회로 ; 장치의 제조에 있어서 전력 공급의 진동과 변동을 보상하는 비트선 전압용 기준레벨을 제공하며, 소정수의 FET의 직렬 접속으로 구성되며 상기 레벨 시프팅 회로의 제2입력에 접속된 출려을 갖는 기준 전압회로 ; 상기 레벨 시프팅회로의 출력에 접속되며 비트선 전압 레벨을 검출하는 센스 증폭기 ; 및 센스 증폭기로부터의 출력 전압을 유지하는 래치 회로로 구성되는 것을 특징으로 하는 메모리장치.
  2. 제1항에 있어서, 기준회로 FET는 모두 P채널 트랜지스터인 것을 특징으로 하는 메모리장치.
  3. 제1항에 있어서, 메모리 FET는 게이트 어레이에 배열된 P채널형과 N채널형 양자인 것을 특징으로 하는 메모리장치.
  4. 제1항에 있어서, 상기 기준회로내의 소정수의 FET는 전력공급 전압에서 최대 및 최소 비트선 전압 레벨간의 차의 1/2을 마이너스 한 것과 거의 동일한 기준 전압레벨을 제공하는 것을 특징으로 하는 메모리장치.
  5. 각각이 제1전압원에 접속된 드레인 전극, 비트선에 접속된 소오스 전극 및 워드선에 접속된 게이트 전극을 갖는 P채널 MOS트랜지스터를 포함하는 메트릭스 배열의 메모리 트랜지스틱 ; 각각이 상기 메모리 회로의 비트선을 제2전압원에 접속하고 P채널 MOS트랜지스터로 구성된 다수의 부하 트랜지스터 ; 상기 메모리 트랜지스터를 작동함으로써 비트선상에 발생되는 전압 스윙에 관련된 기준전압을 발생하는 다수의 P왜널 MOS트랜지스터의 직렬접속으로 구성되는 기준 전압회로 ; 및 비트선상의 전압과 상기 기준전압을 비교하여 비트선 전압으로 표시되는 바이너리 상태를 나타내는 출력신호를 발생하는 수단으로 구성되는 것을 특징으로 하는 MOS 메모리회로.
  6. 제5항에 있어서, 상기 비교수단은 일 입력신호로서 상기 비트선 전압을, 다른 입력신호로서 상기 기준 전압을 수신하는 차동증폭기를 포함하는 것을 특징으로 하는 메모리회로.
  7. 제6항에 있어서, 상기 차동증폭기는 N채널 트랜지스터로 구성되는 것을 특징으로 하는 메모리회로.
  8. 제6항에 있어서, 상기 차동증폭기는 소정량만큼 시프트되는 비트선 전압으로 구성되는 출력신호를 발생하는 것을 특징으로 하는 메모리 회로.
  9. 제5항에 있어서, 상기 부하 트랜지스터는 그들의 게이트 전극에 인가되는 소정의 바이어스 전압을 가지며 상기 기준회로의 상기 직렬 접속된 트랜지스터는 그들 게이트 전극에 인가된 상기 바이어스 전압을 가지는 것을 특징으로 하는 메모리회로.
  10. 제9항에 있어서, 상기 바이어스 전압은 상기 제1전압원의 전압과 동일한 것을 특징으로 하는 메모리회로.
  11. 제5항에 있어서, 상기 메모리 트랜지스터, 상기 부하 트랜지스터 및 상기 직렬 접속된 기준회로 트랜지스터로 구성되는 모든 P재널 MOS트랜지스터는 동일치수로 형성되어, 거의 유사한 특성을 가지므로써 제조공정과 전압 공급 변동과 관련된 역효과를 감소하는 것을 특징으로 하는 메모리회로.
  12. 제5항에 있어서, 워드선상의 전압이 그들의 게이트가 자체적으로 접속된 메모리트랜지스터를 작동하도록 변동되는 시간 동안 상기 부하 트랜지스터의 도전율을 감소하는 수단을 더욱 포함하는 것을 특징으로 하는 메모리회로.
  13. 각각이 제1전압원에 접속된 드레인 전극, 다수의 비트선 중 하나에 접속된 소오스 전극 및 다수의 워드선 중 하나에 접속된 게이트 전극을 갖는 P채널 MOS트랜지스터를 포함하는 메모리 트랜지스터의 메크릭스 배열 ; 상기 메모리 회로의 비트선을 제2전압원에 각각 접속하며, P채널 MOS트랜지스터로 구성되는 다수의 부하 트랜지스터 ; 게이트가 상기 일 워드선에 접속된 메모리 트랜지스터를 작동하도록 상기 워드선중 하나의 전압을 선택적으로 변동하는 수단, 워드선상의 전압변동에 응하여 상기 부하 트랜지스터의 도전율을 감소하는 수단, 및 워드선상의 전압이 변동될 때 상기 비트선의 전압을 감지하여 메모리에 기억된 정보를 결정하는 수단으로 구성되는 것을 특징으로 하는 MOS 메모리 회로.
  14. 제13항에 있어서, 상기 감소수단이 상기 부하 트랜지스터를 오프시키고, 한편 워드선상의 전압이 메모리로부터 정보를 읽도록 변동되는 것을 특징으로 하는 메모리회로.
  15. 다수의 행과 다수의 열로 칩상에 배열된 다수의 MOS트랜지스터, 트랜지스터의 행당 2워드선이 있으며, 상기 2워드선은 교호적으로 행내의 트랜지스터의 게이트에 선택적으로 접속되는, 트랜지스터의 행과 관련된 다수의 워드선, 및 각 비트선이 행내의 2트랜지스터에 접속되며, 그들의 게이트가 상기 행에 대한 2워드선에 각각 접속되는 트랜지스터의 열과 관련된 다수의 비트선으로 구성되는 것을 특징으로 하는 메모리회로.
  16. 제15항에 있어서, 상기 행의 트랜지스터 중 일부는 P채널 트랜지스터로 구성되며 나머지 행의 트랜지스터는 N채널 트랜지스터로 구성되는 것을 특징으로 하는 메모리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870014114A 1986-12-11 1987-12-10 Cmos 게이트 어레이의 고밀도 rom KR880008340A (ko)

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