JPS6246357A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6246357A JPS6246357A JP60184232A JP18423285A JPS6246357A JP S6246357 A JPS6246357 A JP S6246357A JP 60184232 A JP60184232 A JP 60184232A JP 18423285 A JP18423285 A JP 18423285A JP S6246357 A JPS6246357 A JP S6246357A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bits
- signal
- bit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、ｆ＃Ｊ″
ｌｌ ＥＣＣ（“５ ＝３に９−ｒ＜７９”°″−１ド
（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）
）回路を内蔵したマスク型ＲＯＭ （リード・オンリ
ー・メモリ）に利用して有効な技術に関するものである
。
ｌｌ ＥＣＣ（“５ ＝３に９−ｒ＜７９”°″−１ド
（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ ）
）回路を内蔵したマスク型ＲＯＭ （リード・オンリ
ー・メモリ）に利用して有効な技術に関するものである
。
＊ｓｍｉよ、お６．７２０、ヵＣＥＣＣ［ｉ［６□よ
）したマスク型ＲＯＭ （製品名’ＨＮ６２３０１
Ｊ）を開発した。このマスク型ＲＯＭは、ハミングコー
ドを用いて３２ビツトの中の１ビツトのエラー訂正を行
うＥＣＣ回路を内蔵するものである。
）したマスク型ＲＯＭ （製品名’ＨＮ６２３０１
Ｊ）を開発した。このマスク型ＲＯＭは、ハミングコー
ドを用いて３２ビツトの中の１ビツトのエラー訂正を行
うＥＣＣ回路を内蔵するものである。
これにより、このマスク型ＲＯＭは、上記ＥＣＣ回路に
より記憶情報に誤りがあってもそれを訂正するとこがで
きるので、製品歩留りの向上と、信頼性の向上を達成で
きるものである。
より記憶情報に誤りがあってもそれを訂正するとこがで
きるので、製品歩留りの向上と、信頼性の向上を達成で
きるものである。
しかしながら、上記マスク型ＲＯＭにあっては、
１゜。。＋ｍｓ＋ｎ□□。９、や。ケア７、ケイ
ｉズが約２５％も増大してしまうという問題が
ある。
１゜。。＋ｍｓ＋ｎ□□。９、や。ケア７、ケイ
ｉズが約２５％も増大してしまうという問題が
ある。
そこで、本願発明者は、ＥＣＣ回路とパリティチェック
回路とを組み合わせることにより、誤り訂正回路の簡素
化を図ることを考えた。
回路とを組み合わせることにより、誤り訂正回路の簡素
化を図ることを考えた。
この発明の目的は、簡単な回路により誤り訂正機能を実
現した半導体記憶装置を提供することにある。
現した半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、それぞれ複数ビット構成の複数組からなる記
憶情報と、複数組のうちの誤りが生じた組の検出を可能
とするための第１パリテイピツトとによって、誤りが生
じた組を検出するとともに、上記各組のそれぞれから選
択される複数ビットと第２パリテイピツトとによって上
記複数ビットのエラーを検出し、上記２種の検出結果に
基づいて誤り訂正を行わせるようにするものである。
憶情報と、複数組のうちの誤りが生じた組の検出を可能
とするための第１パリテイピツトとによって、誤りが生
じた組を検出するとともに、上記各組のそれぞれから選
択される複数ビットと第２パリテイピツトとによって上
記複数ビットのエラーを検出し、上記２種の検出結果に
基づいて誤り訂正を行わせるようにするものである。
第１図は、この発明をマスク型ＲＯＭに通用した場合の
一実施例のブロック図が示されている。
一実施例のブロック図が示されている。
図示の各ブロックは、それぞれ公知のＣＭＯＳ （相補
型ＭＯＳ）半導体集積回路の製造技術によって半導体基
板上に形成されたＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）により構成される。
型ＭＯＳ）半導体集積回路の製造技術によって半導体基
板上に形成されたＭＯＳＦＥＴ （絶縁ゲート型電界効
果トランジスタ）により構成される。
この実施例のマスクＲＯＭは、特に制限されないが、８
ビツト構成、すなわち８ビット単位でのデータの読み出
しが可能な構成にされ、全体として８Ｘ２５６キロビツ
ト、すなわち、約２メガビツトの読み出し可能な記憶容
量を持つようにされる。
ビツト構成、すなわち８ビット単位でのデータの読み出
しが可能な構成にされ、全体として８Ｘ２５６キロビツ
ト、すなわち、約２メガビツトの読み出し可能な記憶容
量を持つようにされる。
４つのメモリアレイＭ−ＡＲＹＩないしＭ−ＡＲＹ４は
、上記記憶容量の読み出し可能なデータとパリティビッ
トとを記憶する。
、上記記憶容量の読み出し可能なデータとパリティビッ
トとを記憶する。
この実施例に従うと、単位記憶情報は、必要となるパリ
ティビット数の考ＩＥにより、４組の８ビツトデータ（
以下、８ビフトデータのような複数ビットのデータを群
データもしくは組データとも称する）と、パリティビッ
トとから構成される。
ティビット数の考ＩＥにより、４組の８ビツトデータ（
以下、８ビフトデータのような複数ビットのデータを群
データもしくは組データとも称する）と、パリティビッ
トとから構成される。
単位記憶情報におけるパリティビットは、誤り訂正のた
めの回路を構成する回路素子数の減少が可能となるよう
にするため、及び回路間の配線数の減少が可能となるよ
うにするために、各群データの誤りの検出を可能とする
ための各群データと一対一対応された４ビツトのパリテ
ィビット（以下、検出用パリティビットと称する）と、
３ビツトの誤り訂正用のパリティビットとから構成され
る。
めの回路を構成する回路素子数の減少が可能となるよう
にするため、及び回路間の配線数の減少が可能となるよ
うにするために、各群データの誤りの検出を可能とする
ための各群データと一対一対応された４ビツトのパリテ
ィビット（以下、検出用パリティビットと称する）と、
３ビツトの誤り訂正用のパリティビットとから構成され
る。
従って、単位記憶情報は、３９ビツトから成る。
ここで、各単位記憶情報は、それが分散されずに、それ
ぞれ各メモリアレイに記憶されて良い。
ぞれ各メモリアレイに記憶されて良い。
しかしながら、この実施例に従うと、各単位記憶情報は
、次の事項を考慮の上、複数のメモリアレイに分散され
て記憶される。
、次の事項を考慮の上、複数のメモリアレイに分散され
て記憶される。
すなわち、半導体集積回路製造技術によって形成される
マスクＲＯＭのような半導体装置において、微細な素子
に対する比較的大きなサイズのちりやほこりなどの影響
によって、互いに近接する複数の素子に同時に欠陥が生
ずることがある（以下、や。よう４ヶ、。”７１ｚ−７
’え１、オ、。 １複数ビツトの単位記憶情報
が、互いに近接する複数（７）％すゞ″ゞゞ保持ｉ合・
複数３°・トが・ ニゲループ欠陥の発生に
よって同時に誤りとなる。
マスクＲＯＭのような半導体装置において、微細な素子
に対する比較的大きなサイズのちりやほこりなどの影響
によって、互いに近接する複数の素子に同時に欠陥が生
ずることがある（以下、や。よう４ヶ、。”７１ｚ−７
’え１、オ、。 １複数ビツトの単位記憶情報
が、互いに近接する複数（７）％すゞ″ゞゞ保持ｉ合・
複数３°・トが・ ニゲループ欠陥の発生に
よって同時に誤りとなる。
その結果、誤り訂正が実質的にできなくなる虞れ
：が生じる。なお、欠陥は、各メモリセルそれ自
体 ↑の欠陥のみでなく、各メモリセルが結
合されるべきワード線、データ線、データ線が結合され
るべきカラムスイッチ回路等の断線やショートなどによ
ってもたらされる見掛は上の欠陥をも忘味する。
：が生じる。なお、欠陥は、各メモリセルそれ自
体 ↑の欠陥のみでなく、各メモリセルが結
合されるべきワード線、データ線、データ線が結合され
るべきカラムスイッチ回路等の断線やショートなどによ
ってもたらされる見掛は上の欠陥をも忘味する。
単位記憶情報におけるグループ欠陥にもとづく
（複数ビットの同時の誤りの発生は、その単位記
憶 ■情報における各ビットが、互いに十分
な距離ずつ □２、。ａ７い、２８．ヤ７゜
、ゎ、６ｏよ、よ １□ って、良好に防止される。
１、。１つあ。４い７３、。０□（９１１４，
： Ｋうお、３１９ ｅ ７ ） ｏＥｆｆｌｔｉ１ｆ
ｆｌ！。う、。２０１？ｙ）ｉ’／％’Ｊ ｌ
アレイＭ−ＡＲＹＩもしくはＭ−ＡＲＹ３に書き込まれ
、残りの１９ピツトがメモリアレイＭ−ＡＲＹ２もしく
はＭ−ＡＲＹ４に書き込まれる。
（複数ビットの同時の誤りの発生は、その単位記
憶 ■情報における各ビットが、互いに十分
な距離ずつ □２、。ａ７い、２８．ヤ７゜
、ゎ、６ｏよ、よ １□ って、良好に防止される。
１、。１つあ。４い７３、。０□（９１１４，
： Ｋうお、３１９ ｅ ７ ） ｏＥｆｆｌｔｉ１ｆ
ｆｌ！。う、。２０１？ｙ）ｉ’／％’Ｊ ｌ
アレイＭ−ＡＲＹＩもしくはＭ−ＡＲＹ３に書き込まれ
、残りの１９ピツトがメモリアレイＭ−ＡＲＹ２もしく
はＭ−ＡＲＹ４に書き込まれる。
これに応じて、メモリアレイＭ−ＡＲＹＩ及びＭ−ＡＲ
Ｙ３の記憶容量と、Ｍ−ＡＲＹ２及びＭ−ＡＲＹ４の記
憶容量は、結果として異なるようになる。
Ｙ３の記憶容量と、Ｍ−ＡＲＹ２及びＭ−ＡＲＹ４の記
憶容量は、結果として異なるようになる。
例えば、メモリアレイＭ−ＡＲＹ １とＭ−ＡＲＹ３は
、それぞれ５１２行（ロウ）Ｘ１２８０列（カラム）す
なわち６５５３６０ビツトの記憶容量を持ち、メモリア
レイＭ−ＡＲＹ２とＭ−ＡＲＹ４は、それぞれ５１２行
Ｘ１２１６列すなわち６２２５９２ビツトの記憶容量を
・持つ。
、それぞれ５１２行（ロウ）Ｘ１２８０列（カラム）す
なわち６５５３６０ビツトの記憶容量を持ち、メモリア
レイＭ−ＡＲＹ２とＭ−ＡＲＹ４は、それぞれ５１２行
Ｘ１２１６列すなわち６２２５９２ビツトの記憶容量を
・持つ。
各メモリアレイＭ−ＡＲＹ １ないしＭ−ＡＲＹ４のロ
ウ系アドレス選択線（ワード線）は、図示しないワード
線ドライバーを含むアドレスデコーダＸ−ＤＣＲｌ及び
Ｘ−ＤＣＲ２によって選択される。ロウアドレスデコー
ダＸ−ＤＣＲ１及びＸ−ＤＣＲ２のそれぞれは、１０ビ
ツトのロウアドレス信号ＡＯないしＡ９に応答して、そ
れぞれ５１２通りずつのアドレスデコード出力信号を形
成する。１０ビツトのロウアドレス信号ＡＯないしＡ９
のうちの最上位ビットのような適当な１ビツトは、実質
的に、アレイ識別信号とみなされる。
ウ系アドレス選択線（ワード線）は、図示しないワード
線ドライバーを含むアドレスデコーダＸ−ＤＣＲｌ及び
Ｘ−ＤＣＲ２によって選択される。ロウアドレスデコー
ダＸ−ＤＣＲ１及びＸ−ＤＣＲ２のそれぞれは、１０ビ
ツトのロウアドレス信号ＡＯないしＡ９に応答して、そ
れぞれ５１２通りずつのアドレスデコード出力信号を形
成する。１０ビツトのロウアドレス信号ＡＯないしＡ９
のうちの最上位ビットのような適当な１ビツトは、実質
的に、アレイ識別信号とみなされる。
アレイ識別信号に応じて、２つのデコーダＸ−ＤＣＲ１
及びＸ−ＤＣＲ２から出力される合計１０２４通りのア
ドレスデコード出力信号のうちのロウアドレス信号ＡＯ
ないしＡ９に対応された１つのアドレスデコーダ出力信
号のみが、選択レベル 瞭にされる。
及びＸ−ＤＣＲ２から出力される合計１０２４通りのア
ドレスデコード出力信号のうちのロウアドレス信号ＡＯ
ないしＡ９に対応された１つのアドレスデコーダ出力信
号のみが、選択レベル 瞭にされる。
アドレスデコーダＸ−ＤＣＲｌで形成された５１２通り
のアドレスデコーダ出力信号は、左側のメモリアレイＭ
ＡＲＹＩ、Ｍ ＡＲＹ２に共通に供給される。ア
ドレスデコーダＸ−ＤＣＲ２で形成された５１２通りの
アドレスデコーダ出力信 ：′号は、右側の
メモリアレイＭ−ＡＲＹ、３．Ｍ−ＡＲＹ４に共通に供
給される。この実施例に従うと、アドレスデコーダＸ−
ＤＣＲ１及びＸ−ＤＣＲ２は、それぞれ後で説明するダ
ミーセルマトリックスＤＣ１ないしＣＤ４のためのデコ
ーダを含む。
のアドレスデコーダ出力信号は、左側のメモリアレイＭ
ＡＲＹＩ、Ｍ ＡＲＹ２に共通に供給される。ア
ドレスデコーダＸ−ＤＣＲ２で形成された５１２通りの
アドレスデコーダ出力信 ：′号は、右側の
メモリアレイＭ−ＡＲＹ、３．Ｍ−ＡＲＹ４に共通に供
給される。この実施例に従うと、アドレスデコーダＸ−
ＤＣＲ１及びＸ−ＤＣＲ２は、それぞれ後で説明するダ
ミーセルマトリックスＤＣ１ないしＣＤ４のためのデコ
ーダを含む。
アドレスデコーダＸ−ＤＣＲ１は、メモリアレイＭ−Ａ
ＲＹ３及びＭ−ＡＲＹ４のロウ系アドレス選択線がアド
レスデコーダＸ−ＤＣＲ２によって選択されるべきとき
、ダミーセルマトリックスＤＣ１及びＤＣ２を動作させ
るようにデコード信号を出力する。同様に、アドレスデ
コーダＸ−ＤＣＲ２は、メモリアレイＭ−ＡＲＹ ｌ及
びＭ−ＡＲＹ２のロウ系アドレス線が選択されるべきと
き、ダミーセルマトリックスＤＣ３及びＤＣ４を動作さ
せるようにデコード信号を出力する。
ＲＹ３及びＭ−ＡＲＹ４のロウ系アドレス選択線がアド
レスデコーダＸ−ＤＣＲ２によって選択されるべきとき
、ダミーセルマトリックスＤＣ１及びＤＣ２を動作させ
るようにデコード信号を出力する。同様に、アドレスデ
コーダＸ−ＤＣＲ２は、メモリアレイＭ−ＡＲＹ ｌ及
びＭ−ＡＲＹ２のロウ系アドレス線が選択されるべきと
き、ダミーセルマトリックスＤＣ３及びＤＣ４を動作さ
せるようにデコード信号を出力する。
この実施例に従うと、メモリアレイＭ−ＡＲＹｌからの
情報が後述するセンスアンプＳＡに供給されるべきとき
ダミーセルマトリックスＤＣ３からの参照電圧がセンス
アンプＳＡに供給されるようにするため、及びメモリア
レイＭ−ＡＲＹ３からの情報がセンスアンプＳＡに供給
されるべきときダミーセルマトリックスＤＣＩからの参
照電圧がセンスアンプＳＡに供給されるようにするため
に、カラムスイッチ回路ＣＷＩ及びＣＷ３は、同時に動
作される。同様に、カラムスイッチ回路ＣＷ２及びＣＷ
４は同時に動作される。
情報が後述するセンスアンプＳＡに供給されるべきとき
ダミーセルマトリックスＤＣ３からの参照電圧がセンス
アンプＳＡに供給されるようにするため、及びメモリア
レイＭ−ＡＲＹ３からの情報がセンスアンプＳＡに供給
されるべきときダミーセルマトリックスＤＣＩからの参
照電圧がセンスアンプＳＡに供給されるようにするため
に、カラムスイッチ回路ＣＷＩ及びＣＷ３は、同時に動
作される。同様に、カラムスイッチ回路ＣＷ２及びＣＷ
４は同時に動作される。
カラムアドレスデコーダＹ−ＤＣＲｌは、６ビツトのカ
ラムアドレス信号ＡＩＯないしＡ１５を受け、カラムス
イッチ回路ＣＷＩ及びＣＷ３に供給されるべき６４通り
のアドレスデコード信号、及びカラムスイッチ回路ＣＷ
２及びＣＷ４に供給されるべき６４通りのアドレスデコ
ード信号と同じ６４通りのアドレスデコード出力信号を
形成する。カラムスイッチ回路ＣＷＩとＣＷ３は、メモ
リアレイＭ−ＡＲＹＩとＭ−ＡＲＹ３が上述のようにそ
れぞれ１２８０行を持つことより１つのアドレスデコー
ダ出力信号によって、同時に２０の １゜行
を選択するよう構成される。また、カラムスイッチ回路
ＣＷ２とＣＷ４は、メモリアレイＭ−ＡＲＹ２とＭ−Ａ
ＲＹ４がそれぞれ１２１６行を持つことより１つのアド
レスデコーダ出力信号によって、同時に１９の行を選択
するよう構成される。
ラムアドレス信号ＡＩＯないしＡ１５を受け、カラムス
イッチ回路ＣＷＩ及びＣＷ３に供給されるべき６４通り
のアドレスデコード信号、及びカラムスイッチ回路ＣＷ
２及びＣＷ４に供給されるべき６４通りのアドレスデコ
ード信号と同じ６４通りのアドレスデコード出力信号を
形成する。カラムスイッチ回路ＣＷＩとＣＷ３は、メモ
リアレイＭ−ＡＲＹＩとＭ−ＡＲＹ３が上述のようにそ
れぞれ１２８０行を持つことより１つのアドレスデコー
ダ出力信号によって、同時に２０の １゜行
を選択するよう構成される。また、カラムスイッチ回路
ＣＷ２とＣＷ４は、メモリアレイＭ−ＡＲＹ２とＭ−Ａ
ＲＹ４がそれぞれ１２１６行を持つことより１つのアド
レスデコーダ出力信号によって、同時に１９の行を選択
するよう構成される。
したがっ°ζ、１つのアドレッシングにより、言い換え
るならば、ＸアドレスデコーダＸ−ＤＣＲｌ又はＸ −
Ｄ ＣＲ２からの出力信号と１・つのＹアドレスデコー
ダＹ−ＤＣＲ１の出力信号との組み合わせによりメモリ
アレイＭ−ＡＲＹＩ又はＭ−ＡＲＹ３から２０ビツト、
メモリアレイＭ−ＡＲＹ２又はＭ−ＡＲＹ４から１９ビ
ツトの合計３９ビツトの記憶情報が読み出される。
るならば、ＸアドレスデコーダＸ−ＤＣＲｌ又はＸ −
Ｄ ＣＲ２からの出力信号と１・つのＹアドレスデコー
ダＹ−ＤＣＲ１の出力信号との組み合わせによりメモリ
アレイＭ−ＡＲＹＩ又はＭ−ＡＲＹ３から２０ビツト、
メモリアレイＭ−ＡＲＹ２又はＭ−ＡＲＹ４から１９ビ
ツトの合計３９ビツトの記憶情報が読み出される。
３９ビツトの単位記憶情報において、パリティビットは
、例えば、表１のようなパリティ検査マトリックスによ
って、それぞれのレベルが決定される。
、例えば、表１のようなパリティ検査マトリックスによ
って、それぞれのレベルが決定される。
表１において、Ｐビットは、誤り訂正用のパリティビッ
トを示す。第１群のデータは、ＤＯＯｌＤＯＬ ＰＯ２
、・・・ＰＯ７から構成され、第２群のデータは、ＤＩ
ＯないしＢ１７から構成される。同様に、第４群のデー
タは、Ｂ３０ないしＢ３７から構成される。なお、表１
において、空白は論理“Ｏ″を意味する。
トを示す。第１群のデータは、ＤＯＯｌＤＯＬ ＰＯ２
、・・・ＰＯ７から構成され、第２群のデータは、ＤＩ
ＯないしＢ１７から構成される。同様に、第４群のデー
タは、Ｂ３０ないしＢ３７から構成される。なお、表１
において、空白は論理“Ｏ″を意味する。
表２は、メモリアレイに書き込まれる３２ビツトのデー
タＤＯＯないしＢ３７及びそれに対応して決定されるパ
リティビットＰＯないしＲ２の例が示されている。
タＤＯＯないしＢ３７及びそれに対応して決定されるパ
リティビットＰＯないしＲ２の例が示されている。
表１
表１ （続き）
表２
表２（続き）
表２において、パリティビット、例えばＰＯは、次のよ
うにそのレベルが決定される。すなわち表１において、
パリティビットＰＯは、シンドロームＳＯに対応される
。そこで、表１のシンドロームＳＯの行で指定された検
査ビットＢ３０ないしＢ３３、Ｂ５０ないしＢ７３と対
応するデータビットＤ３０ないしＢ３３及びＢ５０ない
しＢ７３が参照される。パリティビットＰＯは、それと
、参照データビットＤ３０ないしＢ３３及びＢ５０ない
しＢ７３とが偶数パリティとなるようにそのレベルが決
定される。表２のデータの場合、パリティビットＰＯは
、参照されるデータビットのうち８個のデータビットが
“１″であるので、それに応じて“Ｏ”にされる。
うにそのレベルが決定される。すなわち表１において、
パリティビットＰＯは、シンドロームＳＯに対応される
。そこで、表１のシンドロームＳＯの行で指定された検
査ビットＢ３０ないしＢ３３、Ｂ５０ないしＢ７３と対
応するデータビットＤ３０ないしＢ３３及びＢ５０ない
しＢ７３が参照される。パリティビットＰＯは、それと
、参照データビットＤ３０ないしＢ３３及びＢ５０ない
しＢ７３とが偶数パリティとなるようにそのレベルが決
定される。表２のデータの場合、パリティビットＰＯは
、参照されるデータビットのうち８個のデータビットが
“１″であるので、それに応じて“Ｏ”にされる。
同様に、表１の検査マトリックスに基づく表２のデータ
参照によって、パリティビットｐｔ、ｐ２は、それぞれ
“０”、“０１にされる。
参照によって、パリティビットｐｔ、ｐ２は、それぞれ
“０”、“０１にされる。
この実施例では、特に制限されないが、上記選択された
メモリセルの情報を読み出すセンスアンプＳＡは、差動
回路により構成される。センスアンプＳＡによって必要
とされる基準電圧は、ダミーセルマトリックスＤＣＩな
いしＰＯ４によって形成されるようにされる。すなわち
、左側のメモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２のメ
モリセルが選択されるべきときには、その基準電圧を形
成する右側に設けられたダミーセルマトリックスＤＣ３
，ＤＣ４がアレイ識別１８号の一方のレベルに応じ°ζ
選択され、右側のメモリアレイＭ−ＡＲＹ３．Ｍ−ＡＲ
’／４のメモリセルが選択されるべきときには、左側に
設けられた上記同様なダミーヒルマトリックスＤＣＩ及
びＰＯ２がアレイ識別信号の他方のレベルに応じて選択
される。ダミーセルマトリックスを構成する図示しない
ダミーセルは、選択されたメモリセルのコンダクタンス
に対し、はソ′半分のコンダクタンスを持つようにされ
る。このような半分のコンダクタンスは、例えばメモリ
セルと同じ構成の２つの素子の直列接続によって得るこ
とができる。特に制限されないが、９”、−−ｋ）Ｌｔ
、ｉ、カ’ｙＪ、−ｆ Ｆ Ｌｙ７５’：Ｊ −１’Ｙ
−Ｄ Ｃ’□ Ｒ１によってもその動作か制御さｉする。そのために、
例えば上記２つの直列接続素子のうちの一方
：の素子の制御電極にデコーダＹ−ＤＣＲ１の出力
：が供給され、他方の素子の制御電極にデコ
ーダ×１−１）ＣＲ１又はＸ−ＤＣＲ２の出力が供給さ
れる。
メモリセルの情報を読み出すセンスアンプＳＡは、差動
回路により構成される。センスアンプＳＡによって必要
とされる基準電圧は、ダミーセルマトリックスＤＣＩな
いしＰＯ４によって形成されるようにされる。すなわち
、左側のメモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２のメ
モリセルが選択されるべきときには、その基準電圧を形
成する右側に設けられたダミーセルマトリックスＤＣ３
，ＤＣ４がアレイ識別１８号の一方のレベルに応じ°ζ
選択され、右側のメモリアレイＭ−ＡＲＹ３．Ｍ−ＡＲ
’／４のメモリセルが選択されるべきときには、左側に
設けられた上記同様なダミーヒルマトリックスＤＣＩ及
びＰＯ２がアレイ識別信号の他方のレベルに応じて選択
される。ダミーセルマトリックスを構成する図示しない
ダミーセルは、選択されたメモリセルのコンダクタンス
に対し、はソ′半分のコンダクタンスを持つようにされ
る。このような半分のコンダクタンスは、例えばメモリ
セルと同じ構成の２つの素子の直列接続によって得るこ
とができる。特に制限されないが、９”、−−ｋ）Ｌｔ
、ｉ、カ’ｙＪ、−ｆ Ｆ Ｌｙ７５’：Ｊ −１’Ｙ
−Ｄ Ｃ’□ Ｒ１によってもその動作か制御さｉする。そのために、
例えば上記２つの直列接続素子のうちの一方
：の素子の制御電極にデコーダＹ−ＤＣＲ１の出力
：が供給され、他方の素子の制御電極にデコ
ーダ×１−１）ＣＲ１又はＸ−ＤＣＲ２の出力が供給さ
れる。
なお、上記２つの直列接続素子の制御電極が共通にされ
るとともに、この直列素子と直列にスイッチ素子が接続
されても良い、この構成に従うと、メモリアレイの各行
に一対一対応されたダミーセルのうちの選択されるべき
行に対応されたダミーセルのみが動作されることになる
ので、回路全体の無駄な消費電流の発生を防ぐことがで
きる。
るとともに、この直列素子と直列にスイッチ素子が接続
されても良い、この構成に従うと、メモリアレイの各行
に一対一対応されたダミーセルのうちの選択されるべき
行に対応されたダミーセルのみが動作されることになる
ので、回路全体の無駄な消費電流の発生を防ぐことがで
きる。
上記１つのＸアドレスデコーダ出力信号とＹアドレスデ
コーダ出力信号とにより指定された３９個のメモリセル
からの読み出し情報のうち、３２ビツトの記憶情報と、
それに対して付加された３ビツトの誤り訂正用のパリテ
ィビットからなるデータＤＩは、エラー訂正回路（ＥＣ
Ｃ回路）を構成するシンドロームゼネレータＳＧに供給
される。
コーダ出力信号とにより指定された３９個のメモリセル
からの読み出し情報のうち、３２ビツトの記憶情報と、
それに対して付加された３ビツトの誤り訂正用のパリテ
ィビットからなるデータＤＩは、エラー訂正回路（ＥＣ
Ｃ回路）を構成するシンドロームゼネレータＳＧに供給
される。
また、上記３９個のメモリセルからの読み出し情報のう
ち、上記３２ビツトとそれに対応された合計４ビツトの
検出用パリティビットからなるデータＤ２は、カラムス
イッチ回路ＣＷ５に供給される。カラムスイッチ回路Ｃ
Ｗ５は、例えばアドレス信号Ａ１６とＡｌ１を受ける）
′アドレス信号− １１′ヶＹ−ＤＣＲ３，
よ’）７Ｍ２あ、、、え４□。ｆ” ：ｌ−ｊｌｌ：１
１ Ｆｉｌ′７１′″＝ｋｚ”’Ｃ゛Ｊ″ａ’Ｆ Ｉ Ｄ
２ （ＤＱＩ＞″′＠＆ｔｌ ｆ、１の対応され
た合計８ビットの記憶情報と、それに（ｔＪＪＤ ｇ
ｈｆ、 １ ｅ ７ 、。７、’）５− ｘ ｅ 、ｙ
） ｌ）１，４６ア １１□ｊ１ −ｖ Ｄ ３ ｅｉｆｌ！ｐｔ６°
１１□上記データＤ３は、パリティチェック回路ｐ
ｃ Ｂ：：：： に供給され、ここで上記選択されたデータＤ３の
１１１・１１ パリテ・千”・りが行われる・
□、。
ち、上記３２ビツトとそれに対応された合計４ビツトの
検出用パリティビットからなるデータＤ２は、カラムス
イッチ回路ＣＷ５に供給される。カラムスイッチ回路Ｃ
Ｗ５は、例えばアドレス信号Ａ１６とＡｌ１を受ける）
′アドレス信号− １１′ヶＹ−ＤＣＲ３，
よ’）７Ｍ２あ、、、え４□。ｆ” ：ｌ−ｊｌｌ：１
１ Ｆｉｌ′７１′″＝ｋｚ”’Ｃ゛Ｊ″ａ’Ｆ Ｉ Ｄ
２ （ＤＱＩ＞″′＠＆ｔｌ ｆ、１の対応され
た合計８ビットの記憶情報と、それに（ｔＪＪＤ ｇ
ｈｆ、 １ ｅ ７ 、。７、’）５− ｘ ｅ 、ｙ
） ｌ）１，４６ア １１□ｊ１ −ｖ Ｄ ３ ｅｉｆｌ！ｐｔ６°
１１□上記データＤ３は、パリティチェック回路ｐ
ｃ Ｂ：：：： に供給され、ここで上記選択されたデータＤ３の
１１１・１１ パリテ・千”・りが行われる・
□、。
一方、上記シンドロームゼネレータＳＧは、上記１組が
４′″″°・１°で８組からなる合計３２′″″・ト１
１１の記憶情報ど上記３ビツトのパリティビア＋・とを
１１；・ 受けて、６組の中からいずれかの１組における誤３・：
１：： り検出信号ＳＯ〜Ｓ２を形成する。
□１□１１′ 表３″・表２０記憶情報が読“出さ猷６きゞ
、１゜おいて、データビン）Ｄｌｌが誤って読み出さ
れた場合を示している。
４′″″°・１°で８組からなる合計３２′″″・ト１
１１の記憶情報ど上記３ビツトのパリティビア＋・とを
１１；・ 受けて、６組の中からいずれかの１組における誤３・：
１：： り検出信号ＳＯ〜Ｓ２を形成する。
□１□１１′ 表３″・表２０記憶情報が読“出さ猷６きゞ
、１゜おいて、データビン）Ｄｌｌが誤って読み出さ
れた場合を示している。
：１
＊ ３ （Ｄ＃＊ＪｐｔＭ Ｌ′５” −３ｙ Ｃ）詑
％ ＄１ ；）ｆｌ、７．）／＜ ８５／ ｉ、
：ンドロームＳＯは、表１の検査ビットＢ３０ないし
□１・弓１ Ｂ３３、Ｂ５０ないしＢ７３及びＢＰＯと対応されたデ
ー ：：タビソトＤ３０ないしＣ３３及びＣ
５０ないしＣ７３及びパリティビットＰＯを参照する偶
数パリティチェックの結果、′０”とされる。パリティ
チェックのための具体的回路例は、後で第２図、第３図
によって詳細に説明される。シンドロームＳ１は、表１
にもとづいて参照されるデータビットＤ２０ないしＣ２
３、Ｃ４０ないしＣ４３，０６０ないしＣ７３及びパリ
ティビットＰＩに誤りが無いことに応じて“Ｏｍにされ
る。シンドロームＳ２は、参照されるデータビット中に
誤りビットＤｌｌが存在することに応じて“１”にされ
る。
％ ＄１ ；）ｆｌ、７．）／＜ ８５／ ｉ、
：ンドロームＳＯは、表１の検査ビットＢ３０ないし
□１・弓１ Ｂ３３、Ｂ５０ないしＢ７３及びＢＰＯと対応されたデ
ー ：：タビソトＤ３０ないしＣ３３及びＣ
５０ないしＣ７３及びパリティビットＰＯを参照する偶
数パリティチェックの結果、′０”とされる。パリティ
チェックのための具体的回路例は、後で第２図、第３図
によって詳細に説明される。シンドロームＳ１は、表１
にもとづいて参照されるデータビットＤ２０ないしＣ２
３、Ｃ４０ないしＣ４３，０６０ないしＣ７３及びパリ
ティビットＰＩに誤りが無いことに応じて“Ｏｍにされ
る。シンドロームＳ２は、参照されるデータビット中に
誤りビットＤｌｌが存在することに応じて“１”にされ
る。
表３
表２（続き）
シンドロームデコーダＳＤは、上記パリティチェック回
路ＰＣにより形成されたエラー信号Ｅを受けて、上記検
出信号ＳＯ〜Ｓ２を解読して、８組の中から誤りのある
１つの組を指示する訂正信号ＣＯ〜Ｃ７を形成する。第
２カラムアドレスデ １−９’Ｙ Ｄ ＣＲ
２Ｃ（ＡｉｉＡｇａ４７ Ｆ ｋＸ（８％”“゛ｌ’１
表３の第１番目の群データＤＯＯないしＣ７０を示し
！：ている場合、パリティチェック回路ＰＣ
の出力Ｅ ・１：、よ１．う−ｆＬＬ（Ｄい６
７．よ４お。。ゎヶ、８０、 □（訂正信号ＣＯ〜
Ｃ７は、それぞれ非訂正レベルに ：：３１
１゜ される、アドレス信号が、第２番目の群データＤ０１な
いしＣ７１を示している場合、ビットＤｌｌの誤。
路ＰＣにより形成されたエラー信号Ｅを受けて、上記検
出信号ＳＯ〜Ｓ２を解読して、８組の中から誤りのある
１つの組を指示する訂正信号ＣＯ〜Ｃ７を形成する。第
２カラムアドレスデ １−９’Ｙ Ｄ ＣＲ
２Ｃ（ＡｉｉＡｇａ４７ Ｆ ｋＸ（８％”“゛ｌ’１
表３の第１番目の群データＤＯＯないしＣ７０を示し
！：ている場合、パリティチェック回路ＰＣ
の出力Ｅ ・１：、よ１．う−ｆＬＬ（Ｄい６
７．よ４お。。ゎヶ、８０、 □（訂正信号ＣＯ〜
Ｃ７は、それぞれ非訂正レベルに ：：３１
１゜ される、アドレス信号が、第２番目の群データＤ０１な
いしＣ７１を示している場合、ビットＤｌｌの誤。
りに応じて、出力Ｅは、誤り検出レベルとなる。
この場合、出力ＥとシンドロームＳＯないしＳ２
：に応じて、訂正信号ＣＯないしＣ７のうちのビ
ア ：゛□トＤ１１″一対応され７１′力゛
訂正Ｌ／ ＜ ＪＬｔ ＆。され６・ 、：
・エラー訂正回路ＥＣは、上記訂正信号ＣＯ〜Ｃ：′１
１ニ アに従って上記選択された読み出し信号Ｄｏ−Ｄ’：７
の誤り訂正を選択的に行う、すなわち、上記訂
５、。
：に応じて、訂正信号ＣＯないしＣ７のうちのビ
ア ：゛□トＤ１１″一対応され７１′力゛
訂正Ｌ／ ＜ ＪＬｔ ＆。され６・ 、：
・エラー訂正回路ＥＣは、上記訂正信号ＣＯ〜Ｃ：′１
１ニ アに従って上記選択された読み出し信号Ｄｏ−Ｄ’：７
の誤り訂正を選択的に行う、すなわち、上記訂
５、。
正信号ＣＯ〜Ｃ７は、上述のようにパリティエラ
：一信号Ｅがエラー無しを指示したなら、全ての信
号ＣＯ〜Ｃ７を論理“０″の無修正信号とされ、
ｉ・パリティエラー信号Ｅがエラーを指示したな
ら、 ：：・□５、′ 特定の１ビツトが論理“１”にされる。訂正回路ＥＣは
、後述するような８個の排他的論理和回路から構成され
、上記論理“１”とされたビットに対応された読み出し
信号を実質的に反転させることにより、そのイＣ正を行
うものである。なお、この訂正回路ＥＣの出力信号すな
わち８ビツトの群データは、図示しないデータ出力回路
ＤＯＢを通して舊部端子へ送出される。
：一信号Ｅがエラー無しを指示したなら、全ての信
号ＣＯ〜Ｃ７を論理“０″の無修正信号とされ、
ｉ・パリティエラー信号Ｅがエラーを指示したな
ら、 ：：・□５、′ 特定の１ビツトが論理“１”にされる。訂正回路ＥＣは
、後述するような８個の排他的論理和回路から構成され
、上記論理“１”とされたビットに対応された読み出し
信号を実質的に反転させることにより、そのイＣ正を行
うものである。なお、この訂正回路ＥＣの出力信号すな
わち８ビツトの群データは、図示しないデータ出力回路
ＤＯＢを通して舊部端子へ送出される。
アドレスバッファＡＤＢは、外部端子から供給てされる
アドレス信号Ａ Ｏ−Ａ ｎを受けて、上記外部アドレ
ス信号Ａ Ｏ％ Ａ ｎと同相の内部アドレス信号と、
逆相の内部アドレス信号を形成して、それらを上記アド
レスデコーダＸ−ＤＣＲＩ、ＸＤＣＲ２及びＹ−ＤＣＲ
ｌ、Ｙ−ＤＣＲ２に伝える。この実施例では、上記のよ
うな約２Ｍピントの記憶ｔＩｖ報の中から、■ワードが
８ビツトの記憶情軸を読み出すのもであるので、アドレ
ス端子はＡＯ〜Ａ１７の１８ビツトから構成される。
アドレス信号Ａ Ｏ−Ａ ｎを受けて、上記外部アドレ
ス信号Ａ Ｏ％ Ａ ｎと同相の内部アドレス信号と、
逆相の内部アドレス信号を形成して、それらを上記アド
レスデコーダＸ−ＤＣＲＩ、ＸＤＣＲ２及びＹ−ＤＣＲ
ｌ、Ｙ−ＤＣＲ２に伝える。この実施例では、上記のよ
うな約２Ｍピントの記憶ｔＩｖ報の中から、■ワードが
８ビツトの記憶情軸を読み出すのもであるので、アドレ
ス端子はＡＯ〜Ａ１７の１８ビツトから構成される。
タイミング制御回路ＴＣは、外部端子から供給されるチ
ップ選択信号ＣＥと、特に制限されないが、出力イネー
ブル信号○Ｅとを受けて、アドレ １［・ スバッファＡＤＢやデータ出力回路ＤＯＢ等の内部回路
を動作状態にさせる各種動作制御信号を形成する。
ップ選択信号ＣＥと、特に制限されないが、出力イネー
ブル信号○Ｅとを受けて、アドレ １［・ スバッファＡＤＢやデータ出力回路ＤＯＢ等の内部回路
を動作状態にさせる各種動作制御信号を形成する。
第２図には、上記誤り検出訂正回路の具体的一実施例の
回路図が示されている。
回路図が示されている。
メモリアレイから読み出される信号は、１組が
２４ビツト（Ｏ〜３）で合計８組ＤＯ−Ｄ７から
なる計３２ビットのデータ信号と、上記各組ＤＯ〜Ｄ７
のうちのそれぞれ対応されたビアトＯ〜３毎からなる８
ビア）のデータに対してそれぞれ付加されるＯ〜３から
なる４ビツトのパリティビットＰ° と、上記８組Ｄｏ
−Ｄ７の中のいずれか１組中の誤り訂正を行うために付
加された３ビツトのパリティビットＰＯ〜Ｐ２との合計
３９ビツトから構成される。
２４ビツト（Ｏ〜３）で合計８組ＤＯ−Ｄ７から
なる計３２ビットのデータ信号と、上記各組ＤＯ〜Ｄ７
のうちのそれぞれ対応されたビアトＯ〜３毎からなる８
ビア）のデータに対してそれぞれ付加されるＯ〜３から
なる４ビツトのパリティビットＰ° と、上記８組Ｄｏ
−Ｄ７の中のいずれか１組中の誤り訂正を行うために付
加された３ビツトのパリティビットＰＯ〜Ｐ２との合計
３９ビツトから構成される。
シンドロームゼネレータＳＧは、第１組ＤＯを除く各組
Ｄ１〜Ｄ７の４ビツトの中の合計が奇数か偶数かを検出
する図示されたような複数の論理回路ＥＸＩＩないしＥ
ＸＩＴを持つ、第２組Ｄ１の４ビツトの信号は、論理回
路ＥＸＩＩに供給され、それにより、論理“１°の数が
奇数個か偶数個あるか調べられる。この論理回路ＥＸＩ
Ｉは、ピラミッド接続された複数の２人力の排他的論理
和回路からなる偶数パリティチェック回路と等価であり
、上記４ビットの読み出し信号の偶数パリティチック動
作を行う。同様な論理回路ＥＸ１２ないしＥＸＩＴが他
の組Ｄ２〜Ｄ７にも設けられる。論理回路ＥＸＩＩない
しＥＸＩＴの出力信号は、上記パリティビットＰＯ〜Ｐ
２とともに論理回路ＥＸ２〜ＥＸ４に供給される。
Ｄ１〜Ｄ７の４ビツトの中の合計が奇数か偶数かを検出
する図示されたような複数の論理回路ＥＸＩＩないしＥ
ＸＩＴを持つ、第２組Ｄ１の４ビツトの信号は、論理回
路ＥＸＩＩに供給され、それにより、論理“１°の数が
奇数個か偶数個あるか調べられる。この論理回路ＥＸＩ
Ｉは、ピラミッド接続された複数の２人力の排他的論理
和回路からなる偶数パリティチェック回路と等価であり
、上記４ビットの読み出し信号の偶数パリティチック動
作を行う。同様な論理回路ＥＸ１２ないしＥＸＩＴが他
の組Ｄ２〜Ｄ７にも設けられる。論理回路ＥＸＩＩない
しＥＸＩＴの出力信号は、上記パリティビットＰＯ〜Ｐ
２とともに論理回路ＥＸ２〜ＥＸ４に供給される。
すなわち、図示の接続から明らかなように、例えば、回
１１９ＥＸ１３、ＥＸ１５、ＥＸ１６及びＥＸＩＴの出
力及びパリティビット・ＰＯが論理回路ＥＸ２に供給さ
れる。論理回路ＥＸ１３及びＥＸ１５ないしＥＸＩＴが
、図示の接続から明らかなＪうにデータビットＤ３０な
いしＤ３３、Ｄ５０ないしＤ７３を受けるようにされて
いる。これに応じて、論理回路ＥＸ２は、論理回路ＥＸ
１３及びＥＸＩ５ないしＥＸＩＴとともに、データビッ
トＤ３０ないしＤ３３、Ｄ５０ないしＤ７３及びパリテ
ィビットＰＯに対する偶数パリティチェンク回路を構成
する。
１１９ＥＸ１３、ＥＸ１５、ＥＸ１６及びＥＸＩＴの出
力及びパリティビット・ＰＯが論理回路ＥＸ２に供給さ
れる。論理回路ＥＸ１３及びＥＸ１５ないしＥＸＩＴが
、図示の接続から明らかなＪうにデータビットＤ３０な
いしＤ３３、Ｄ５０ないしＤ７３を受けるようにされて
いる。これに応じて、論理回路ＥＸ２は、論理回路ＥＸ
１３及びＥＸＩ５ないしＥＸＩＴとともに、データビッ
トＤ３０ないしＤ３３、Ｄ５０ないしＤ７３及びパリテ
ィビットＰＯに対する偶数パリティチェンク回路を構成
する。
従って、表１の検査マトリックスの参照によって明らか
なように、論理回路ＥＸ２の出力は、シンドロームＳＯ
となる。
なように、論理回路ＥＸ２の出力は、シンドロームＳＯ
となる。
同様に、論理回路ＥＸ３及びＥＸ４の出力は、それぞれ
シンドロームＳ１、Ｓ２となる。
シンドロームＳ１、Ｓ２となる。
表１の検査マトリックスから明らかなように、３ビツト
のシンドローム信号ＳＯないしＳ２の組み合わせは、デ
ータＤ１ないしＤ７のうちの誤りが生じたデータと一対
一対応される。
のシンドローム信号ＳＯないしＳ２の組み合わせは、デ
ータＤ１ないしＤ７のうちの誤りが生じたデータと一対
一対応される。
上記８組からなる読み出し信号ＤＯ−Ｄ７と、それに付
加されたパリティビットＰ′ とは、カラムスイッチ回
路ＣＷ５を通してそれぞれｌビ・ノドずつが選択される
。この実施例では、特に制限されないが、カラムスイッ
チ回路ＣＷ５は、それぞれのクロック端子もしくは動作
制御端子が第２のカラムアドレスデコーダＹ−ＤＣＲ２
の出力に結合されたクロックドインバータ回路（もしく
は３状態出力回路）Ｎｌ−Ｎ４から構成される装置構成
のカラムスイッチ回路ＣＷ５の動作、例えば第１組ＤＯ
に対応されたクロックドインバータ回路Ｎ１ないしＮ４
の動作は、次のようになる。すなわち、Ｙアドレスデコ
ーダＹ−ＤＣＲ２により形成された４通りのデコード出
力（選択信号）に応答して、クロックドインバータ回路
Ｎ１〜Ｎ４のうちの１つの回路が動作状態に、残り３つ
の回路が出力ハイインピーダンス状態にされる。これに
より、出力ＢＯには、上記動作状態にされたクロックド
インバータ回路に対応されたビットの信号が伝えられる
。他の組ＤＩ−Ｄ？及びパリティピントＰ°に対応され
たクロットインバータ回路も上記同様に動作される。こ
れにより、それぞれ１ビツトづつの信号が選択され出力
ＢｌないしＢ７へ伝送される。
加されたパリティビットＰ′ とは、カラムスイッチ回
路ＣＷ５を通してそれぞれｌビ・ノドずつが選択される
。この実施例では、特に制限されないが、カラムスイッ
チ回路ＣＷ５は、それぞれのクロック端子もしくは動作
制御端子が第２のカラムアドレスデコーダＹ−ＤＣＲ２
の出力に結合されたクロックドインバータ回路（もしく
は３状態出力回路）Ｎｌ−Ｎ４から構成される装置構成
のカラムスイッチ回路ＣＷ５の動作、例えば第１組ＤＯ
に対応されたクロックドインバータ回路Ｎ１ないしＮ４
の動作は、次のようになる。すなわち、Ｙアドレスデコ
ーダＹ−ＤＣＲ２により形成された４通りのデコード出
力（選択信号）に応答して、クロックドインバータ回路
Ｎ１〜Ｎ４のうちの１つの回路が動作状態に、残り３つ
の回路が出力ハイインピーダンス状態にされる。これに
より、出力ＢＯには、上記動作状態にされたクロックド
インバータ回路に対応されたビットの信号が伝えられる
。他の組ＤＩ−Ｄ？及びパリティピントＰ°に対応され
たクロットインバータ回路も上記同様に動作される。こ
れにより、それぞれ１ビツトづつの信号が選択され出力
ＢｌないしＢ７へ伝送される。
カラムスイッチ回路ＳＷ５によって選択された合計９ビ
ツトの信号は、パリティチェック回路ＰＣに供給され、
それにより誤りの有無が検出される。パリティチェック
回路ＰＣは、上記論理回路ＥＸＩＩ等と同様な構成の論
理回路ｌβＸ５〜ＥＸ７により構成される。すなわち、
論理回路ＥＸ５、！−Ｅ Ｘ ６ 、！、＋ ｔ’Ｌ
＋、ｈ ４ Ｅ ７ ） ッ”ｊ （Ｄ （？ｒ’ｔ
Ｂ Ｏ〜”：Ｂ３とＢ４〜Ｂ７における論理“１”の数
が奇数個か偶数個かを判別する。これらの判別出力信号
と、上記選択されたパリティピットとを論理回路°゛°
°（″ＡＬ−ｃ゛ｆ″＠？、（３６１’！！“”°７”
＜８Ｍ 、、′。
ツトの信号は、パリティチェック回路ＰＣに供給され、
それにより誤りの有無が検出される。パリティチェック
回路ＰＣは、上記論理回路ＥＸＩＩ等と同様な構成の論
理回路ｌβＸ５〜ＥＸ７により構成される。すなわち、
論理回路ＥＸ５、！−Ｅ Ｘ ６ 、！、＋ ｔ’Ｌ
＋、ｈ ４ Ｅ ７ ） ッ”ｊ （Ｄ （？ｒ’ｔ
Ｂ Ｏ〜”：Ｂ３とＢ４〜Ｂ７における論理“１”の数
が奇数個か偶数個かを判別する。これらの判別出力信号
と、上記選択されたパリティピットとを論理回路°゛°
°（″ＡＬ−ｃ゛ｆ″＠？、（３６１’！！“”°７”
＜８Ｍ 、、′。
個か偶数個かを判別する。このパリティチェック回路Ｐ
Ｃは、エラーが無い場合、言い換えると論理“１”の数
が偶数個のとき、その出力が論理“０１にされる。なお
、この実施例では、カラムス 、′。
Ｃは、エラーが無い場合、言い換えると論理“１”の数
が偶数個のとき、その出力が論理“０１にされる。なお
、この実施例では、カラムス 、′。
１□
インチ回路ＣＷ５として、インバータ回路を利用してい
るので、実質的には論理“０゛の数を関べる結果となっ
ている。 ！□□
シンドロームデコーダ回路ＳＤは、ナンド（Ｎ
（：ＡＮＤ）ゲート回路０１〜Ｇ８から構成され
る。：。
るので、実質的には論理“０゛の数を関べる結果となっ
ている。 ！□□
シンドロームデコーダ回路ＳＤは、ナンド（Ｎ
（：ＡＮＤ）ゲート回路０１〜Ｇ８から構成され
る。：。
為ゝ
′：０ら（７）−Ｊ−７ＦＶ−）ＩｉＪ路０１〜０８９
対５７・ １上記パリテイチ工ツク回路ＰＣ
の出力信号Ｅが共 １１： 通に供給される。
ｉエラー訂正回路ＥＣは、図示のように、シンド
ロームデコーダＳＤの出力ＣＯないしＣ７と、選択ビッ
トＢＯないしＢ７とを受ける複数の排他的論理和回路か
ら構成される。
対５７・ １上記パリテイチ工ツク回路ＰＣ
の出力信号Ｅが共 １１： 通に供給される。
ｉエラー訂正回路ＥＣは、図示のように、シンド
ロームデコーダＳＤの出力ＣＯないしＣ７と、選択ビッ
トＢＯないしＢ７とを受ける複数の排他的論理和回路か
ら構成される。
シンドロームデコーダ回路ＳＤとエラー訂正回＠ＥＣの
動作は、次のようになる。上記選択された８ビツトの読
み出し信号にエラーが無ければ、それに応じて出力Ｅが
論理“Ｏ”にされるため、シンドロームデコーダ回路Ｓ
Ｄの出力ＣＯ・〜Ｃ７は全て論理″１”にされる。言い
換えるならば、シンドロームデコーダＳＤは、シンドロ
ームゼネレータＳＧからの出力信号ＳＯ〜Ｓ２に無関係
に、無訂正を指示するレベルの信号ＣＯ〜Ｃ７を出力す
る。これにより、上記読み出し信号ＢＯ〜Ｂ８と、上記
訂正信号ＣＯ〜Ｃ８を受ける排他的論理和回路からなる
訂正回路ＥＣは、上記読み出し信号ＢＯ〜１３７を全て
反転して、出力させるものである。この理由は、上記の
ようにカラムスイッチ回路ＳＷ５が読み出し信号の反転
動作を行うものであるので、上記訂正回路による反転動
作によってもとのレベルに戻すものとなり、実質的に無
訂正動作を行うものとなる。
動作は、次のようになる。上記選択された８ビツトの読
み出し信号にエラーが無ければ、それに応じて出力Ｅが
論理“Ｏ”にされるため、シンドロームデコーダ回路Ｓ
Ｄの出力ＣＯ・〜Ｃ７は全て論理″１”にされる。言い
換えるならば、シンドロームデコーダＳＤは、シンドロ
ームゼネレータＳＧからの出力信号ＳＯ〜Ｓ２に無関係
に、無訂正を指示するレベルの信号ＣＯ〜Ｃ７を出力す
る。これにより、上記読み出し信号ＢＯ〜Ｂ８と、上記
訂正信号ＣＯ〜Ｃ８を受ける排他的論理和回路からなる
訂正回路ＥＣは、上記読み出し信号ＢＯ〜１３７を全て
反転して、出力させるものである。この理由は、上記の
ようにカラムスイッチ回路ＳＷ５が読み出し信号の反転
動作を行うものであるので、上記訂正回路による反転動
作によってもとのレベルに戻すものとなり、実質的に無
訂正動作を行うものとなる。
一方、カラムスイッチ回路ＳＷ５によって選択さゎた８
ビア１．）読み出しｆ言号、工う−が有れば、
１・・それに応じて出力Ｅが論理″１”にされる、こ
の場合には、シンドロームデコーダ回路ＳＤを構成する
す、トゲ−１回路。１〜Ｇ８Ｇよ１，７ド。−：・、、
。２−ヶ、。ヵ１８．，８カ、８ッ、。〜８□□
：読して、その出力信号ＣＯ〜Ｃ７の中の１つ、すなわ
ち、８組の中の誤りが存在する１つの組に対応した信号
を論理“０”とする、これにより、上記読み出し信号Ｂ
Ｏ〜Ｂ７と、上記訂正信号ＣＯ〜Ｃ７を受ける排他的論
理和回路からなる訂正回路ＥＣは、上記読み出し信号Ｂ
Ｏ〜Ｂ７の中の論理“０”のデコード信号に対応した信
号をそのまま出力し、残り７ビツトの信号を反転して、
出力させるものである。これにより、誤り修正が行われ
る。
ビア１．）読み出しｆ言号、工う−が有れば、
１・・それに応じて出力Ｅが論理″１”にされる、こ
の場合には、シンドロームデコーダ回路ＳＤを構成する
す、トゲ−１回路。１〜Ｇ８Ｇよ１，７ド。−：・、、
。２−ヶ、。ヵ１８．，８カ、８ッ、。〜８□□
：読して、その出力信号ＣＯ〜Ｃ７の中の１つ、すなわ
ち、８組の中の誤りが存在する１つの組に対応した信号
を論理“０”とする、これにより、上記読み出し信号Ｂ
Ｏ〜Ｂ７と、上記訂正信号ＣＯ〜Ｃ７を受ける排他的論
理和回路からなる訂正回路ＥＣは、上記読み出し信号Ｂ
Ｏ〜Ｂ７の中の論理“０”のデコード信号に対応した信
号をそのまま出力し、残り７ビツトの信号を反転して、
出力させるものである。これにより、誤り修正が行われ
る。
なお、カラムスイッチ回路ＳＷ５が、伝送ゲートＭＯ３
ＦＥＴからなるスイッチ回路から構成ささる場合のよう
に、カラムスイッチ回路ＣＷ５がその入力と同相の信号
を出力するように構成される場答、シンドロームデコー
ダ回路ＳＤは、例えばアンド（ＡＮＤ）ゲート回路等に
よって構成されることによって、誤り訂正を行うべきビ
ットに対して論理“１″の信号を送出するようにすれば
よい、この場合に、訂正回路ＥＣを構成する排他的論理
和回路は、上記論理“ｌ”に対応されたビットを反転さ
せるものである。
ＦＥＴからなるスイッチ回路から構成ささる場合のよう
に、カラムスイッチ回路ＣＷ５がその入力と同相の信号
を出力するように構成される場答、シンドロームデコー
ダ回路ＳＤは、例えばアンド（ＡＮＤ）ゲート回路等に
よって構成されることによって、誤り訂正を行うべきビ
ットに対して論理“１″の信号を送出するようにすれば
よい、この場合に、訂正回路ＥＣを構成する排他的論理
和回路は、上記論理“ｌ”に対応されたビットを反転さ
せるものである。
また、この実施例では、３２ビツトからなる信号とそれ
に付随されたパリティピントが読み出されていることよ
り、アドレスデコーダＹ−ＤＣＲ２に供給される２ビツ
トのアドレス信号Ａ１６とＡ１７を切り換えるとこによ
り、８ビツトづつを４回に分けてシリアルに読み出しこ
ともできるものである。
に付随されたパリティピントが読み出されていることよ
り、アドレスデコーダＹ−ＤＣＲ２に供給される２ビツ
トのアドレス信号Ａ１６とＡ１７を切り換えるとこによ
り、８ビツトづつを４回に分けてシリアルに読み出しこ
ともできるものである。
第３図には、上記論理回路ＥＸＩの一実施例を示す回路
図が示されている。同図の各回路素子は、公知のＣＭＯ
Ｓ （相補型ＭＯＳ）集積回路の製造技術によって、１
１ＶＡの単結晶シリコンのような半導体基板上において
形成される。なお、同図において、ソースに矢印を付加
したＭＯＳＦＥＴは、ＰチャンネルＭＯＳ Ｆ ＥＴで
ある。
図が示されている。同図の各回路素子は、公知のＣＭＯ
Ｓ （相補型ＭＯＳ）集積回路の製造技術によって、１
１ＶＡの単結晶シリコンのような半導体基板上において
形成される。なお、同図において、ソースに矢印を付加
したＭＯＳＦＥＴは、ＰチャンネルＭＯＳ Ｆ ＥＴで
ある。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。Ｎチ；・１ ・′ネ″ＭＯ５ＦＥＴｃｔ・かか６半導体基板表面
１に形成されたソース領域、ドレイン領域及び
ソーＩ 大領域とドレイン領域との間の半導体基板表面に
：、１薄い厚さのゲート絶縁膜を介して形成さ
れたポリ １□１、ＩＪ ｓ ７カ、わ、
うよう、ヶー、□７．６４ｋｉｌｉ、８１ｙ
”る、ＰチャンネルＭＯ５ＦＥＴは、上記半導体基１ｉ
！ｉｉＩ！、４＝７＆ｅａ＊Ｎ９つｓ−ｋ＠ｂＸｌｓ−
４Ｊｆｃ ｇ ｔＬ ６ ｍ １．１．。
からなる半導体基板に形成される。Ｎチ；・１ ・′ネ″ＭＯ５ＦＥＴｃｔ・かか６半導体基板表面
１に形成されたソース領域、ドレイン領域及び
ソーＩ 大領域とドレイン領域との間の半導体基板表面に
：、１薄い厚さのゲート絶縁膜を介して形成さ
れたポリ １□１、ＩＪ ｓ ７カ、わ、
うよう、ヶー、□７．６４ｋｉｌｉ、８１ｙ
”る、ＰチャンネルＭＯ５ＦＥＴは、上記半導体基１ｉ
！ｉｉＩ！、４＝７＆ｅａ＊Ｎ９つｓ−ｋ＠ｂＸｌｓ−
４Ｊｆｃ ｇ ｔＬ ６ ｍ １．１．。
“−）＋７）Ａ；／Ｊ （７）４ｇ’３−°〜３ （７
）’） ９゜”°°′“”°）、１はｘ（７／＜−夕回
路ＩＶＩ 〜ＩＶ３＆：、ｉす・相補 ）
１ｉ’１−ｅｉ４・ｔ ｆｉ ｔ）”ｙ ゛（Ｒｌ°°
″”７／＜−９Ｗ ｉ１路ＩＶ３により反転さ
れた逆相信号とされる・ま ｉ。
）’） ９゜”°°′“”°）、１はｘ（７／＜−夕回
路ＩＶＩ 〜ＩＶ３＆：、ｉす・相補 ）
１ｉ’１−ｅｉ４・ｔ ｆｉ ｔ）”ｙ ゛（Ｒｌ°°
″”７／＜−９Ｗ ｉ１路ＩＶ３により反転さ
れた逆相信号とされる・ま ｉ。
た、信号Ｏはインバータ回路■■ｌにより反転され、イ
２２、−ヶ回路１ｖ２．より再び反転される
）１ことにより同相の信号とされる。上記インバー
タ回路ＩＶ２とＩＶ３とは、比較的大きな駆動能力を持
つようにされる。
２２、−ヶ回路１ｖ２．より再び反転される
）１ことにより同相の信号とされる。上記インバー
タ回路ＩＶ２とＩＶ３とは、比較的大きな駆動能力を持
つようにされる。
これら相補信号は、Ｎチャンネル１ＶｉＯ３ＦＥＴとＰ
チャンネルＭＯ５ＦＥＴとの組み合わせからるな伝送ゲ
ートＭＯＳ Ｆ ＥＴを介して、その一方の信号が出力
インバータ回路ＩＶ７に伝えられる。
チャンネルＭＯ５ＦＥＴとの組み合わせからるな伝送ゲ
ートＭＯＳ Ｆ ＥＴを介して、その一方の信号が出力
インバータ回路ＩＶ７に伝えられる。
これらの伝送ゲートＭＯ３ＦＥＴからなる回路網の構成
は、次に説明するその動作とともに説明する。
は、次に説明するその動作とともに説明する。
例えば、４つの信号０〜３が全でロウレベルの論理“０
′ならば、信号３のロウレベルにより、右側分岐を構成
するＰチャンネルＭＯ３ＦＥＴＱ１８とそれに並列形態
にされたＮチャンネルＭＯＳＦＥＴＱ１７とがオン状態
にされる。
′ならば、信号３のロウレベルにより、右側分岐を構成
するＰチャンネルＭＯ３ＦＥＴＱ１８とそれに並列形態
にされたＮチャンネルＭＯＳＦＥＴＱ１７とがオン状態
にされる。
信号２のロウレベルにより、右側分岐を構成するＮチャ
ンネルＭＯＳＦＥＴＱ９とＰチャンネルＭＯ５ＦＥＴＱ
Ｉ １がオフ状態に、上記信号３に対応された分岐から
交差接続により左側分岐とされたＰチャンネルＭＯ３Ｆ
ＥＴＱＩ ３とそれに並列形態にされたＮチャンネルＭ
Ｏ３ＦＥＴＱＩ ５とがオン状態にされる。
ンネルＭＯＳＦＥＴＱ９とＰチャンネルＭＯ５ＦＥＴＱ
Ｉ １がオフ状態に、上記信号３に対応された分岐から
交差接続により左側分岐とされたＰチャンネルＭＯ３Ｆ
ＥＴＱＩ ３とそれに並列形態にされたＮチャンネルＭ
Ｏ３ＦＥＴＱＩ ５とがオン状態にされる。
（１’ｉＨのロウレベルにより、左側分岐のＮチャンネ
ルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ６とＰチャンネルＭ Ｏ
Ｓ ＦＥＴＱ８がオフ状態に、上記信号２に対応された
分岐から交差接続により右側分岐とされたＰチャンネル
ＭＯ３ＦＥＴＱ２とそれに並列形態にされたＮチャンネ
ルＭＯＳ Ｆ ＥＴＱ ４とがオン状態にされる。した
がって、信号Ｏのロウレベルによりロウレベルとされる
インバータ回ＥＩ Ｖ２の出力信号が出力インバータ回
路ＩＶ７に伝えられ、ハイレベルの出力を形成される。
ルＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ６とＰチャンネルＭ Ｏ
Ｓ ＦＥＴＱ８がオフ状態に、上記信号２に対応された
分岐から交差接続により右側分岐とされたＰチャンネル
ＭＯ３ＦＥＴＱ２とそれに並列形態にされたＮチャンネ
ルＭＯＳ Ｆ ＥＴＱ ４とがオン状態にされる。した
がって、信号Ｏのロウレベルによりロウレベルとされる
インバータ回ＥＩ Ｖ２の出力信号が出力インバータ回
路ＩＶ７に伝えられ、ハイレベルの出力を形成される。
上記状態において、信号０のみがハイレベルに１ｎ−６
Ａ、同ｊ、□路。伝送ヶー、。８，８工や
：介してハ〜ｆレベルの信号が出力インバータ回路１ｖ
７に伝えられるため、ロウレベルの出力の信号が形成さ
れる。
Ａ、同ｊ、□路。伝送ヶー、。８，８工や
：介してハ〜ｆレベルの信号が出力インバータ回路１ｖ
７に伝えられるため、ロウレベルの出力の信号が形成さ
れる。
上記状態において、信号０と信号ｌがハイレベルにされ
ろと、上記ＰチャンネルＭＯ３ＦＢ’ｌ”Ｑ２とＮチャ
ンネルＭＯＳＦＥＴＱ４に代えて、ＮチャンネルＭＯ３
ＦＥＴＱ１とＰチ中ンネルＭＯ５Ｆ ＥＴＱ ３がオン
状態にされるが、この経路は信号３によってオフ状態に
される左側経路につながり無効にされる。したがって、
上記信号ｌのハイレベルによりオン状態にされるＮチャ
ンネルＭＯ３ＦＥＴＱ６とＰチャンネルＭＯ３ＦＥＴＱ
Ｂからなる分岐が生きて、インバータ回路ＩＶ３のロウ
レベルの出力信号が、上記信号２と信号３により選ばれ
た同じ経路により出力インバータ回路ＩＶ７に伝えられ
、ハイレベルの出力信号が形成される。
ろと、上記ＰチャンネルＭＯ３ＦＢ’ｌ”Ｑ２とＮチャ
ンネルＭＯＳＦＥＴＱ４に代えて、ＮチャンネルＭＯ３
ＦＥＴＱ１とＰチ中ンネルＭＯ５Ｆ ＥＴＱ ３がオン
状態にされるが、この経路は信号３によってオフ状態に
される左側経路につながり無効にされる。したがって、
上記信号ｌのハイレベルによりオン状態にされるＮチャ
ンネルＭＯ３ＦＥＴＱ６とＰチャンネルＭＯ３ＦＥＴＱ
Ｂからなる分岐が生きて、インバータ回路ＩＶ３のロウ
レベルの出力信号が、上記信号２と信号３により選ばれ
た同じ経路により出力インバータ回路ＩＶ７に伝えられ
、ハイレベルの出力信号が形成される。
上記状態において、信号Ｏ〜倍信号がハイレベルにされ
ると、信号１のハイレベルによってオン状態にされるＮ
チャンネルＭＯ３ＦＥＴＱＩとＰチャンネルＭＯ３ＦＥ
Ｔ０．３、信号２のハイレベルによってオン状態にされ
るＮチャンネルＭＯ３ＦＥＴＱ９とＰチャンネルＭＯ５
ＦＥＴＱＩ １を通してインバータ回路ＩＶ２のハイレ
ベルがｆｔ号３により選ばれた同じ経路により出力イン
バーク回路ＩＶ７に伝えられ、ロウレベルの出力信号が
形成される。なお、上記信号１のハイレベルによりオン
状態にされるＮチャンネルＭＯ３ＦＥＴＱ６とＰチャン
ネルＭＯ５ＦＥＴＱ８からなる分岐は、信号２のハイレ
ベルによりオン状態にされるＮチャンネルＭＯＳＦＥＴ
Ｑ１４とＰチャンネルＭＯ３ＦＥＴＱＩ ６を通して信
号３によってオフ状態にされる分岐に接続してされため
、無効にされものである。
ると、信号１のハイレベルによってオン状態にされるＮ
チャンネルＭＯ３ＦＥＴＱＩとＰチャンネルＭＯ３ＦＥ
Ｔ０．３、信号２のハイレベルによってオン状態にされ
るＮチャンネルＭＯ３ＦＥＴＱ９とＰチャンネルＭＯ５
ＦＥＴＱＩ １を通してインバータ回路ＩＶ２のハイレ
ベルがｆｔ号３により選ばれた同じ経路により出力イン
バーク回路ＩＶ７に伝えられ、ロウレベルの出力信号が
形成される。なお、上記信号１のハイレベルによりオン
状態にされるＮチャンネルＭＯ３ＦＥＴＱ６とＰチャン
ネルＭＯ５ＦＥＴＱ８からなる分岐は、信号２のハイレ
ベルによりオン状態にされるＮチャンネルＭＯＳＦＥＴ
Ｑ１４とＰチャンネルＭＯ３ＦＥＴＱＩ ６を通して信
号３によってオフ状態にされる分岐に接続してされため
、無効にされものである。
以下、例えば、信号３がハイレベルにされると、Ｎチャ
ンネルＭＯ３ＦＥＴＱ１９とＰチャンネルＭＯ３ＦＥＴ
Ｑ２０がオン状態にされるから、左側の分岐経路に他の
信号による分岐を調べることによりその伝達経路を見い
出すことができる。このようにして、論理“１″の数が
苛数個のとき、出力インバータＵ路ｌｖｌからロウレベ
ルの信号が送出される。これにより、エラー出力をロウ
レベル（論理“Ｏ”）とする偶数パリティチェック動作
を行うものとなる。
ンネルＭＯ３ＦＥＴＱ１９とＰチャンネルＭＯ３ＦＥＴ
Ｑ２０がオン状態にされるから、左側の分岐経路に他の
信号による分岐を調べることによりその伝達経路を見い
出すことができる。このようにして、論理“１″の数が
苛数個のとき、出力インバータＵ路ｌｖｌからロウレベ
ルの信号が送出される。これにより、エラー出力をロウ
レベル（論理“Ｏ”）とする偶数パリティチェック動作
を行うものとなる。
この実ｋｉ例では、並列形態にされたＮナヤンネルＭＯ
Ｓ Ｆ ＥＴとＰチャンネルＭＯ３ＦＥＴとか
）１らなるＣ Ｍ ＯＳ伝送デート回路の組み合わ
せにより、少ない素子数により構成できるものである。
Ｓ Ｆ ＥＴとＰチャンネルＭＯ３ＦＥＴとか
）１らなるＣ Ｍ ＯＳ伝送デート回路の組み合わ
せにより、少ない素子数により構成できるものである。
１１゜ちなみに、同様の回路機能を２人力
の排他的論理 １］和回路を３個用いて、そ
れをピラミッド接続する １］ことにより実
現できるものであるが、それに比べて素子数の低減を図
ることができる。特に、０Ｍ０８回路の場合には、２人
力のナンド又はノア回路を構成するために合計４個のＭ
ＯＳＦＥＴが必要になり、排他的論理和回路は、４個の
２人カナンド回路を必要とするものであることから、大
幅な回路素子数の削減を図ることができる。
の排他的論理 １］和回路を３個用いて、そ
れをピラミッド接続する １］ことにより実
現できるものであるが、それに比べて素子数の低減を図
ることができる。特に、０Ｍ０８回路の場合には、２人
力のナンド又はノア回路を構成するために合計４個のＭ
ＯＳＦＥＴが必要になり、排他的論理和回路は、４個の
２人カナンド回路を必要とするものであることから、大
幅な回路素子数の削減を図ることができる。
なお、第２図の実施例に示された３又は５人力の論理回
路ＥＸＴ又はＥＸ２等も、上記類似の手法によって構成
されるものである。
路ＥＸＴ又はＥＸ２等も、上記類似の手法によって構成
されるものである。
（１１複数ビツトを１組とする複数組からなる記憶情報
に対して各組中から１組の誤り訂正検出と、各組からｌ
ビ・ノドづつ選ばれた信号のパリティチェック出力とを
組み合わせるとこにより、ＥＣＣ回路で扱う信号ビット
数を低減できる。これによりＥＣＣ回路を構成するシン
ドロームゼネレータ及びデコーダ並びに誤り訂正回路を
構成する排他的論理和機能を持つ論理回路の簡素化を図
るとこができるという効果が得られる。ちなみに、上記
第１図に示したマスク型ＲＯＭにおいては、半導体
１・１チツプに対する誤り訂正機能を実現する
ための回 ｉ１路が占める割合は、約１０％
以下と大幅に低減で １１１］ ！ ！ ｉｔ ＋７） 、ａ ｆｔ ６・
ｊＪ（２）上記（１１に
よる論理回路の簡素化によって、低消費電力化を図るこ
とかできる。
に対して各組中から１組の誤り訂正検出と、各組からｌ
ビ・ノドづつ選ばれた信号のパリティチェック出力とを
組み合わせるとこにより、ＥＣＣ回路で扱う信号ビット
数を低減できる。これによりＥＣＣ回路を構成するシン
ドロームゼネレータ及びデコーダ並びに誤り訂正回路を
構成する排他的論理和機能を持つ論理回路の簡素化を図
るとこができるという効果が得られる。ちなみに、上記
第１図に示したマスク型ＲＯＭにおいては、半導体
１・１チツプに対する誤り訂正機能を実現する
ための回 ｉ１路が占める割合は、約１０％
以下と大幅に低減で １１１］ ！ ！ ｉｔ ＋７） 、ａ ｆｔ ６・
ｊＪ（２）上記（１１に
よる論理回路の簡素化によって、低消費電力化を図るこ
とかできる。
（３）第２カラムスイッチ回路の使用により配線数を
）ｌ□減少でき、その結果として半導体チッ
プに必要とされる配線面積を充分に小さくさせることが
できる。
）ｌ□減少でき、その結果として半導体チッ
プに必要とされる配線面積を充分に小さくさせることが
できる。
以上本発明壱によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱し ′１ない
範囲で極々変更可能であることはいうまでもな６゛・例
え９ｆ・読み出し信号とそれ９対するパリ
：１テイビツトの組み合わせは、例えば、１組を４ビ
（１ントとし°ζ１６組からなる読み出し信
号に対して、よＥ４’：：ｙＬｆ）ｔ、１．ヶ４３２．
よ、３３２８．６ １１１１： なる誤り訂正用のパリティヒツトを付加するもの
１１ｉ、） 等種々の変形を採ることができる。また、各組か
ｌ：ら１ビツトづづ選択された信号のビット構成
そののが偶数パリティ又は奇数パリティを採るようにさ
れてもよい、この場合、前記パリティビットＰ′が不用
にされることは言うまでもない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱し ′１ない
範囲で極々変更可能であることはいうまでもな６゛・例
え９ｆ・読み出し信号とそれ９対するパリ
：１テイビツトの組み合わせは、例えば、１組を４ビ
（１ントとし°ζ１６組からなる読み出し信
号に対して、よＥ４’：：ｙＬｆ）ｔ、１．ヶ４３２．
よ、３３２８．６ １１１１： なる誤り訂正用のパリティヒツトを付加するもの
１１ｉ、） 等種々の変形を採ることができる。また、各組か
ｌ：ら１ビツトづづ選択された信号のビット構成
そののが偶数パリティ又は奇数パリティを採るようにさ
れてもよい、この場合、前記パリティビットＰ′が不用
にされることは言うまでもない。
また、各回路を構成する具体的回路構成は、前記同様な
回路機能を持つものであれば何であってもよい。
回路機能を持つものであれば何であってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野であるマスク型ＲＯＭに
通用した場合について説明したが、これに限定されるも
のではなく、ＥＰＲＯＭ （エレクトリカリ・プログラ
マブル・リード・オンリー・メモリ）のような書き換え
可能なプログラマブルＲＯＭ等にも同様に通用すること
ができる。
明をその背景となった利用分野であるマスク型ＲＯＭに
通用した場合について説明したが、これに限定されるも
のではなく、ＥＰＲＯＭ （エレクトリカリ・プログラ
マブル・リード・オンリー・メモリ）のような書き換え
可能なプログラマブルＲＯＭ等にも同様に通用すること
ができる。
第ｆ図は、この発明が通用されたマスク型ＲＯＮ１の一
実施例を示すブロック図、 第２図は、誤り訂正回路の具体的一実施例を示す回Ｉ２
８Ｉ！！！、 第３図は・＋″論理回路０具体的一実施例を示
ｊ。 ず回路図である。
；ＩＭ−ＡＲＹ工〜Ｍ−ＡＲＹ４、−／工１
．ア、イ ）・・Ｘ−ＤＣＲ１，Ｘ−ＤＣＲ２
０，Ｘ７ Ｆｌｚ、２．ｆＤ ｌ。 −ダ、Ｙ−ＤＣＲＩ、Ｙ−ＤＣＲ２・・Ｙアドレ
ｉスデコーダ、ＡＤＢ・・アドレスバッファ、
ＣＷｌ〜ＣＷ５・・カラムスイソナ回路、ＳＡ・・セン
スアンプ、ＳＧ・・シンドロームゼネレータ、ＳＤ・・
シンドロームデコーダ、ＰＣ−＝パリティナエソク回路
、ＥＣ・・訂正回路、ＴＣ・・り９ゝ７ｆ＊Ｊ御１路
１：代理人弁
理士 小川 勝馬（ミ □。
実施例を示すブロック図、 第２図は、誤り訂正回路の具体的一実施例を示す回Ｉ２
８Ｉ！！！、 第３図は・＋″論理回路０具体的一実施例を示
ｊ。 ず回路図である。
；ＩＭ−ＡＲＹ工〜Ｍ−ＡＲＹ４、−／工１
．ア、イ ）・・Ｘ−ＤＣＲ１，Ｘ−ＤＣＲ２
０，Ｘ７ Ｆｌｚ、２．ｆＤ ｌ。 −ダ、Ｙ−ＤＣＲＩ、Ｙ−ＤＣＲ２・・Ｙアドレ
ｉスデコーダ、ＡＤＢ・・アドレスバッファ、
ＣＷｌ〜ＣＷ５・・カラムスイソナ回路、ＳＡ・・セン
スアンプ、ＳＧ・・シンドロームゼネレータ、ＳＤ・・
シンドロームデコーダ、ＰＣ−＝パリティナエソク回路
、ＥＣ・・訂正回路、ＴＣ・・り９ゝ７ｆ＊Ｊ御１路
１：代理人弁
理士 小川 勝馬（ミ □。
Claims (1)
- 【特許請求の範囲】 １、それぞれＭビット構成のＮ組からなる記憶情報と、
上記Ｎ組の中の誤りが生じた組の検出を可能とする第１
パリテイビットと、上記各組から選択される１ビットづ
つからなる合計Ｎビツトの記憶情報のパリテイチェック
を可能とする第２パリテイビットとを受けることによっ
て上記選択されたＮビットの記憶情報に対して誤り訂正
を実行する訂正回路とを含むことを特徴とする半導体記
憶装置。 ２、上記記憶情報と第１、第２パリテイビットが書き込
まれる記憶回路は、マスク型ＲＯＭであることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 ３、上記一組は４ビットであり、上記複数組とは８組で
あり、誤り訂正を行うための第１のパリテイビットは、
３ビットから構成されるものであることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184232A JPS6246357A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
| US06/893,772 US4780875A (en) | 1985-08-23 | 1986-08-06 | Semiconductor memory with reduced size ECC circuit |
| KR1019860006585A KR870002594A (ko) | 1985-08-23 | 1986-08-11 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184232A JPS6246357A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246357A true JPS6246357A (ja) | 1987-02-28 |
Family
ID=16149684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184232A Pending JPS6246357A (ja) | 1985-08-23 | 1985-08-23 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4780875A (ja) |
| JP (1) | JPS6246357A (ja) |
| KR (1) | KR870002594A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH01171199A (ja) * | 1987-12-25 | 1989-07-06 | Mitsubishi Electric Corp | 半導体メモリ |
| JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
| US4937828A (en) * | 1988-11-04 | 1990-06-26 | Westinghouse Electric Corp. | High speed parallel CRC device for concatenated data frames |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| JP2664236B2 (ja) * | 1989-02-01 | 1997-10-15 | 富士通株式会社 | 半導体記憶装置 |
| JP2745252B2 (ja) * | 1991-06-24 | 1998-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| JP4439685B2 (ja) * | 2000-06-12 | 2010-03-24 | パナソニック株式会社 | 記憶データ修正回路 |
| US7158058B1 (en) | 2002-12-09 | 2007-01-02 | Marvell International Ltd. | Method and apparatus for generating a seed set in a data dependent seed selector |
| JP3930446B2 (ja) * | 2003-03-13 | 2007-06-13 | 株式会社東芝 | 半導体装置 |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US6965537B1 (en) | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| DE102006005836B4 (de) * | 2006-02-08 | 2009-01-02 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Erzeugen von zur Fehlererkennung bei einer digitalen Schaltung auswertbaren Kontrollbits und Anordnung zum Überwachen einer digitalen Schaltung |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
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| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (5)
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|---|---|---|---|---|
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| JPS5380105A (en) * | 1976-12-24 | 1978-07-15 | Sony Corp | Digital signal transmission method |
| JPS5898814A (ja) * | 1981-12-08 | 1983-06-11 | Sony Corp | エラ−デ−タ補間装置 |
| JPS58198935A (ja) * | 1982-05-15 | 1983-11-19 | Sony Corp | デ−タ伝送方法 |
| JPS60142430A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 誤り訂正・検出装置 |
-
1985
- 1985-08-23 JP JP60184232A patent/JPS6246357A/ja active Pending
-
1986
- 1986-08-06 US US06/893,772 patent/US4780875A/en not_active Expired - Fee Related
- 1986-08-11 KR KR1019860006585A patent/KR870002594A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152597A (en) * | 1981-03-17 | 1982-09-20 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4780875A (en) | 1988-10-25 |
| KR870002594A (ko) | 1987-03-31 |
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