JPS6059588A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6059588A JPS6059588A JP58166635A JP16663583A JPS6059588A JP S6059588 A JPS6059588 A JP S6059588A JP 58166635 A JP58166635 A JP 58166635A JP 16663583 A JP16663583 A JP 16663583A JP S6059588 A JPS6059588 A JP S6059588A
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- G11C—STATIC STORES
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C8/06—Address interface arrangements, e.g. address buffers
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
約２５６にビットのような大記憶容量のダイナミック型
ＲＡＭ （ランダム・アクセス・メモリ）に有効な技術
に関するものである。
約２５６にビットのような大記憶容量のダイナミック型
ＲＡＭ （ランダム・アクセス・メモリ）に有効な技術
に関するものである。
本願発明者等においては、この発明に先立って第１図に
示すようなアドレスデコーダ回路を既に開発した。この
アドレスデコーダ回路は、ワード線選択タイミング信号
φＸがら４つのワード線選択タイミング信号φｘ００〜
φｘｌｌを選択的に形成する第１のアドレスデコーダ回
路ＤＣＲ１と、このワード線選択タイミング信号φχｏ
ｏ〜φｘｌｌをワード線に伝える第２のアドレスデコー
ダ回路ＤＣＲ２とにより構成される。したがって、２５
６にビットのような大記憶容量のダイナミック型ＲＡＭ
では、２５６本のワード線を選択するためには、第１の
アドレスデコーダ回路ＤＣＲ１が４個、第２のアドレス
デコーダ回路ＤＣＲ２が６４個も必要となる。
示すようなアドレスデコーダ回路を既に開発した。この
アドレスデコーダ回路は、ワード線選択タイミング信号
φＸがら４つのワード線選択タイミング信号φｘ００〜
φｘｌｌを選択的に形成する第１のアドレスデコーダ回
路ＤＣＲ１と、このワード線選択タイミング信号φχｏ
ｏ〜φｘｌｌをワード線に伝える第２のアドレスデコー
ダ回路ＤＣＲ２とにより構成される。したがって、２５
６にビットのような大記憶容量のダイナミック型ＲＡＭ
では、２５６本のワード線を選択するためには、第１の
アドレスデコーダ回路ＤＣＲ１が４個、第２のアドレス
デコーダ回路ＤＣＲ２が６４個も必要となる。
この発明の目的は、回路の簡素化を図った半導体記憶装
置を提供することにある。
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数の選択タイミング信号を選択する第１の
アドレスデコーダと、上記ワード線選択タイミング信号
を複数のワード線又はカラムスイッチ回路に対して選択
する第２のアドレスデコーダと、上記複数のワード線又
はカラムスイッチ回路のうち１つを選択する第３のアド
レスデコーダとによりメモリセルのアドレッシングを行
うことによって、アドレスデコーダ回路の数を削減する
ものである。
アドレスデコーダと、上記ワード線選択タイミング信号
を複数のワード線又はカラムスイッチ回路に対して選択
する第２のアドレスデコーダと、上記複数のワード線又
はカラムスイッチ回路のうち１つを選択する第３のアド
レスデコーダとによりメモリセルのアドレッシングを行
うことによって、アドレスデコーダ回路の数を削減する
ものである。
第２図には、この発明の一実施例のロウアドレスデコー
ダ回路の回路図が示されている。特に制限されないが、
この実施例のアドレスデコーダ回路は、約２５６にビッ
トの記憶容置を持つダイナミック型ＲＡＭに使用される
。この実施例の各回路素子は、公知のＭＯ３集積回路の
製造技術によって単結晶シリコンのような半導体基板上
において形成される。以下の説明において、特に説明し
ない場合、ＭＯＳＦＥＴはｎチャンネル型のＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）である。
ダ回路の回路図が示されている。特に制限されないが、
この実施例のアドレスデコーダ回路は、約２５６にビッ
トの記憶容置を持つダイナミック型ＲＡＭに使用される
。この実施例の各回路素子は、公知のＭＯ３集積回路の
製造技術によって単結晶シリコンのような半導体基板上
において形成される。以下の説明において、特に説明し
ない場合、ＭＯＳＦＥＴはｎチャンネル型のＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）である。
ワード線タイミング発生回路（図示せず）によって形成
されたワード線選択タイミング信号φＸは、伝送ゲート
ＭＯ５ＦＥＴＱＩ〜Ｑ４を通ずことによって、特に制限
されないが、４つのワード線選択タイミング信号φｘ０
０〜φｘｌｌに変換される。第１のアドレスデコーダ回
１＃ｔｒｌｃＲ］は、−１−記４個の伝送ゲートＭＯ３
ＦＥＴＱＩ〜Ｑ４を選択するものであり、特に制限され
ないが、２ビツトの相補アドレス信号ａｏ、ａｏ及びａ
ｌ、ａｌが所定の組合せにより供給される合１４個のノ
ア（ＮＯＲＩ〜Ｎ０Ｒ４）ゲーＩ・回路により構成され
る。
されたワード線選択タイミング信号φＸは、伝送ゲート
ＭＯ５ＦＥＴＱＩ〜Ｑ４を通ずことによって、特に制限
されないが、４つのワード線選択タイミング信号φｘ０
０〜φｘｌｌに変換される。第１のアドレスデコーダ回
１＃ｔｒｌｃＲ］は、−１−記４個の伝送ゲートＭＯ３
ＦＥＴＱＩ〜Ｑ４を選択するものであり、特に制限され
ないが、２ビツトの相補アドレス信号ａｏ、ａｏ及びａ
ｌ、ａｌが所定の組合せにより供給される合１４個のノ
ア（ＮＯＲＩ〜Ｎ０Ｒ４）ゲーＩ・回路により構成され
る。
上記４個のワード線選択タイミング信号φｘ００〜φｘ
ｌｌは、伝送ゲートＭＯ３ＦＥＴＱ５〜Ｑ８及び伝送ゲ
ートＭＯ８ＦＥＴＱ１３〜Ｑ１６を介してワード線ＷＯ
〜Ｗ７に供給される。上記伝送ゲートＭＯ３ＦＥＴＱ５
とＱ１３とは、同じワード線選択タイミング信号φＸ０
０に対して設けられる。以下同様にしてＭＯ３ＦＥＴＱ
６とＱ１４゜ＭＯ３ＦＥＴＱ７とＱ１５及びＭＯ３ＦＥ
ＴＱ８とＱ１６とは、それぞれワード線選択タイミング
信号φ×０１〜φｘｌｌに対して設けられる。
ｌｌは、伝送ゲートＭＯ３ＦＥＴＱ５〜Ｑ８及び伝送ゲ
ートＭＯ８ＦＥＴＱ１３〜Ｑ１６を介してワード線ＷＯ
〜Ｗ７に供給される。上記伝送ゲートＭＯ３ＦＥＴＱ５
とＱ１３とは、同じワード線選択タイミング信号φＸ０
０に対して設けられる。以下同様にしてＭＯ３ＦＥＴＱ
６とＱ１４゜ＭＯ３ＦＥＴＱ７とＱ１５及びＭＯ３ＦＥ
ＴＱ８とＱ１６とは、それぞれワード線選択タイミング
信号φ×０１〜φｘｌｌに対して設けられる。
これらの伝送ゲートＭＯ５ＦＥＴＱ５〜Ｑ８及び伝送ゲ
ートＭＯ５ＦＥＴＱＩ ３〜Ｑ１６は、次の２種類（第
２及び第３）のアドレスデコーダ回路ＤＣＲ２，ＤＣＲ
３によって選択される。
ートＭＯ５ＦＥＴＱＩ ３〜Ｑ１６は、次の２種類（第
２及び第３）のアドレスデコーダ回路ＤＣＲ２，ＤＣＲ
３によって選択される。
すなわち、上記伝送ゲー）ＭＯＳＦＥＴ（１５〜Ｑ８及
び伝送ゲートＭＯ３ＦＥＴＱＩ ３〜Ｑ１６のゲートは
、伝送ゲートＭＯ３ＦＥＴＱ９〜Ｑ１２及び伝送ゲート
ＭＯ３ＦＥＴＱＩ ７〜Ｑ２０を介して第２のアドレス
デコーダ回路ＤＣＲ２の出力端子に共通に接続される。
び伝送ゲートＭＯ３ＦＥＴＱＩ ３〜Ｑ１６のゲートは
、伝送ゲートＭＯ３ＦＥＴＱ９〜Ｑ１２及び伝送ゲート
ＭＯ３ＦＥＴＱＩ ７〜Ｑ２０を介して第２のアドレス
デコーダ回路ＤＣＲ２の出力端子に共通に接続される。
特に制限されないが、第２のアドレスデコーダ回路ＤＣ
Ｒ２は、ノアゲート回路により構成され、２５６本のワ
ード線に対して合計３２個により構成される。同図では
、代表として１個のノアゲート回路Ｎ０Ｒ５のみが示さ
れている。特に制限されないが、これらのノアゲート回
路には、５ビツトからなる相補アドレス信号ａ２．τ２
〜ａ６．丁６が所定の組合せによりそれぞれ供給される
。
Ｒ２は、ノアゲート回路により構成され、２５６本のワ
ード線に対して合計３２個により構成される。同図では
、代表として１個のノアゲート回路Ｎ０Ｒ５のみが示さ
れている。特に制限されないが、これらのノアゲート回
路には、５ビツトからなる相補アドレス信号ａ２．τ２
〜ａ６．丁６が所定の組合せによりそれぞれ供給される
。
また、上記伝送ゲートＭＯ３ＦＥＴＱ５〜Ｑ８及び伝送
ゲー）ＭＯ３ＦＥＴＱＩ ３〜Ｑ１Ｇのゲートと回路の
接地電位点との間には、リセット用のＭＯ３ＦＥＴＱ２
１〜Ｑ２Ｂがそれぞれ設けられる。
ゲー）ＭＯ３ＦＥＴＱＩ ３〜Ｑ１Ｇのゲートと回路の
接地電位点との間には、リセット用のＭＯ３ＦＥＴＱ２
１〜Ｑ２Ｂがそれぞれ設けられる。
上記伝送ゲートＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ９〜Ｑ１２
のゲＧ１の出力信号が供給される。また、上記伝送ゲー
トＭＯ５ＦＥＴＱＩ ７〜Ｑ２０のゲートは共通化され
、第３のアドレスデコーダ回路ｒ）ＣＲ３を構成する他
方のアドレスデコーダ回１２３Ｇ２の出力信号が供給さ
れる。
のゲＧ１の出力信号が供給される。また、上記伝送ゲー
トＭＯ５ＦＥＴＱＩ ７〜Ｑ２０のゲートは共通化され
、第３のアドレスデコーダ回路ｒ）ＣＲ３を構成する他
方のアドレスデコーダ回１２３Ｇ２の出力信号が供給さ
れる。
上記一方のアドレスデコーダ回路Ｇ１は、１ビツトの相
補アドレス信号ａ７．ａ７を受けるプッシュプルＭＯ３
ＦＥＴＱ２９．３０により構成される。また、電源電圧
側ＭＯ３ＦＥＴＱ２９には、プリチャージ信号φｐを受
けるプリチャージλ１０ＳＦＥＴＱ３１が並列形態に設
けられる。また、入力アドレス信号に対して反転信号と
され、上記回路の接地電位側ＭＯ３ＦＥＴＱ３０のゲー
トに供給されたアドレス信号ａ７は、上記リセット用Ｍ
Ｏ３ＦＥＴＱ２１〜Ｑ２４のゲートに共通に供給される
。
補アドレス信号ａ７．ａ７を受けるプッシュプルＭＯ３
ＦＥＴＱ２９．３０により構成される。また、電源電圧
側ＭＯ３ＦＥＴＱ２９には、プリチャージ信号φｐを受
けるプリチャージλ１０ＳＦＥＴＱ３１が並列形態に設
けられる。また、入力アドレス信号に対して反転信号と
され、上記回路の接地電位側ＭＯ３ＦＥＴＱ３０のゲー
トに供給されたアドレス信号ａ７は、上記リセット用Ｍ
Ｏ３ＦＥＴＱ２１〜Ｑ２４のゲートに共通に供給される
。
（一方のアドレスデコーダ回路Ｇ２は、」１記相補アド
レス信号ａ？、ａ７が上記アドレスデコーダ回路Ｇｌと
は対称的に供給される。したがって、リセット用ＭＯ３
ＦＥＴＱ２５〜Ｑ２８のゲートには、非反転アドレス信
号ａ７が共通に供給される。
レス信号ａ？、ａ７が上記アドレスデコーダ回路Ｇｌと
は対称的に供給される。したがって、リセット用ＭＯ３
ＦＥＴＱ２５〜Ｑ２８のゲートには、非反転アドレス信
号ａ７が共通に供給される。
なお、第２のアドレスデコーダ回路１）ＣＲ２を構成す
る残り３１個のノアゲーＩ・回路における」１記伝送ゲ
ートＭＯ３ＦＥＴＱ９〜Ｑ１２及び伝送ゲートＭＯ３Ｆ
ＥＴＱＩ ７〜Ｑ２０と頬憤の伝送ゲートＭＯ３ＦＥＴ
のゲートには、１ユ記第３のアドレスデコーダ回路ＤＣ
Ｒ３の出力信号がそれぞれ共通に供給される。また、上
記リセット用Ｍ Ｃ１３ＦＥＴＱ２１〜Ｑ２４及びリセ
ント用Ｍ ＯＳ ＦＥＴＱ２５〜Ｑ２８と類似のりセン
ト用Ｍ ＯＳ ＦＥＴのゲートには、上記相補アドレス
信号ａ７及びＴ７がそれぞれ共通に供給される。
る残り３１個のノアゲーＩ・回路における」１記伝送ゲ
ートＭＯ３ＦＥＴＱ９〜Ｑ１２及び伝送ゲートＭＯ３Ｆ
ＥＴＱＩ ７〜Ｑ２０と頬憤の伝送ゲートＭＯ３ＦＥＴ
のゲートには、１ユ記第３のアドレスデコーダ回路ＤＣ
Ｒ３の出力信号がそれぞれ共通に供給される。また、上
記リセット用Ｍ Ｃ１３ＦＥＴＱ２１〜Ｑ２４及びリセ
ント用Ｍ ＯＳ ＦＥＴＱ２５〜Ｑ２８と類似のりセン
ト用Ｍ ＯＳ ＦＥＴのゲートには、上記相補アドレス
信号ａ７及びＴ７がそれぞれ共通に供給される。
次に、この実施例回路のワード線選択動作を説明する。
プリチャージ期間においては、第１及び第２のアドレス
デコーダ回路ＤＣＲＩ、ＤＣＩ’？２の出力信号はハイ
レベルになっている。したがって、上記伝送ゲートＭＯ
３ＦＥＴＱＩ〜Ｑ４は全てオン状態になっている。また
、第３のアドレスデコーダ回路ＤＣＲ３は、プリチャー
ジ信号φｐがハイレベルになっているので、ＭＯ３ＦＥ
ＴＱ３１及びＣ３２がオン状態となって上記伝送ゲー）
ＭＯ３ＦＥＴＱ９〜Ｑ１２及び伝送ゲートＭＯ３ＦＥＴ
Ｑ１７〜Ｑ２０をオン状態にしている。これにより、第
２のアドレスデコーダ回路ＤＣＲ２のハイレベルが伝送
ゲートＭＯ３ＦＥＴＱ５〜ＱＢ及び伝送ゲートＭＯ３Ｆ
ＥＴＱＩ ３〜Ｑ１６のゲートに伝えられるので、これ
らのＭＯＳＦＥＴも全てオン状態になっている。
デコーダ回路ＤＣＲＩ、ＤＣＩ’？２の出力信号はハイ
レベルになっている。したがって、上記伝送ゲートＭＯ
３ＦＥＴＱＩ〜Ｑ４は全てオン状態になっている。また
、第３のアドレスデコーダ回路ＤＣＲ３は、プリチャー
ジ信号φｐがハイレベルになっているので、ＭＯ３ＦＥ
ＴＱ３１及びＣ３２がオン状態となって上記伝送ゲー）
ＭＯ３ＦＥＴＱ９〜Ｑ１２及び伝送ゲートＭＯ３ＦＥＴ
Ｑ１７〜Ｑ２０をオン状態にしている。これにより、第
２のアドレスデコーダ回路ＤＣＲ２のハイレベルが伝送
ゲートＭＯ３ＦＥＴＱ５〜ＱＢ及び伝送ゲートＭＯ３Ｆ
ＥＴＱＩ ３〜Ｑ１６のゲートに伝えられるので、これ
らのＭＯＳＦＥＴも全てオン状態になっている。
チップ選択状態によって、アドレスバッツァ回路が動作
して相補アドレス信号ａＯ，ａＯ−ａ７゜１７が供給さ
れると、第１のアト１／スデコーダ回路ＤＣＲ１により
、１つの伝送ゲー１− Ｍ ＯＳ Ｆ ＥＴ（例えばＱ
ｌ）のみがオン状態を保持して残り３個のＭＯＳＦＥＴ
（Ｑ２〜Ｑ４）は、オフ状態になる。また、第２のア
ドレスデコーダ回路ＤＣＲ２も、１つのノアゲート回路
（例えばＮ０Ｒ５）の出力信号のみがハイレベルを保持
して、残り３１個のノアゲート回路の出力信号がロウレ
ベルになる。
して相補アドレス信号ａＯ，ａＯ−ａ７゜１７が供給さ
れると、第１のアト１／スデコーダ回路ＤＣＲ１により
、１つの伝送ゲー１− Ｍ ＯＳ Ｆ ＥＴ（例えばＱ
ｌ）のみがオン状態を保持して残り３個のＭＯＳＦＥＴ
（Ｑ２〜Ｑ４）は、オフ状態になる。また、第２のア
ドレスデコーダ回路ＤＣＲ２も、１つのノアゲート回路
（例えばＮ０Ｒ５）の出力信号のみがハイレベルを保持
して、残り３１個のノアゲート回路の出力信号がロウレ
ベルになる。
さらに、第３のアドレスデコーダ回路ＤＣＲ３のうち、
例えば一方のゲート回路Ｇ１の出力信号がハイレベルを
保持するので、伝送ゲーＩ Ｍ Ｏ５ＦＥＴＱ９〜Ｑ１
２がオン状態を保持する。他方のゲート回路Ｇ２は、ア
ドレス信号ａ７のハイレベルによりＭＯ３ＦＥＴＱ３３
がオン状態となって、その出力１８号をロウレヘルにす
るので、」−記伝送ゲートＭＯ３ＦＥ、’Ｉ’ＱＩ ７
〜Ｑ２０をオフ状態にするとともに、リセット用ＭＯ３
ＦＥＴＱ２５〜Ｑ２Ｂをオン状態とする。これらのりセ
ント用ＭＯ３ＦＥＴＱ２５〜Ｑ２８ｔ７）、４７伏ｗＡ
５ｍヨッて、伝送ゲートＭＯ３ＦＥＴＱＩ ３〜Ｑ１６
茫オフ状態にする。
例えば一方のゲート回路Ｇ１の出力信号がハイレベルを
保持するので、伝送ゲーＩ Ｍ Ｏ５ＦＥＴＱ９〜Ｑ１
２がオン状態を保持する。他方のゲート回路Ｇ２は、ア
ドレス信号ａ７のハイレベルによりＭＯ３ＦＥＴＱ３３
がオン状態となって、その出力１８号をロウレヘルにす
るので、」−記伝送ゲートＭＯ３ＦＥ、’Ｉ’ＱＩ ７
〜Ｑ２０をオフ状態にするとともに、リセット用ＭＯ３
ＦＥＴＱ２５〜Ｑ２Ｂをオン状態とする。これらのりセ
ント用ＭＯ３ＦＥＴＱ２５〜Ｑ２８ｔ７）、４７伏ｗＡ
５ｍヨッて、伝送ゲートＭＯ３ＦＥＴＱＩ ３〜Ｑ１６
茫オフ状態にする。
そして、ワード線選択タイミンクｆａ号φＸがハイレベ
ルに立ち上がると、上記オン状態となっているＭＯ３Ｆ
ＥＴＱＩを通して４個のワード線選択タイミング信号φ
ｘ００〜φに１１のうちタイミング信号φｘＯＯのみを
ハイレベルにする。これにより、ワード線ＷＯのみが選
択状態にされワード線タイミング信号φＸに従ったハイ
レベルにされるものである。特に制限されないが、ワー
ド線選択タイミング信号φＸがブートストラップ電圧に
より昇圧された場合には、上記各伝送ゲー） １ｉ（Ｏ
５ＦＥＴＱＩ、Ｑ５のゲート、基板間のプリチャージ動
作を利用したセルフブー１へストラップ作用によって、
レベル損失なくワード線ＷＯにワード線選択タイミング
信号φＸが伝えられる。この場合、ＭＯ３ＦＥＴＱ９は
、ＭＯ３ＦＥ’ｌ’Ｑ５のセルフブートストラップによ
るゲート電圧が第２のアドレスデコーダ回路ＤＣＲ２側
に抜けてしまうのを防止するカットＭＯ３ＦＥＴとして
作用するものである。同様なカッ１−ＭＯＳＦＥＴは、
第１のアドレスデコーダ回路ＤＣＲ１に設けられる（図
示せず）。
ルに立ち上がると、上記オン状態となっているＭＯ３Ｆ
ＥＴＱＩを通して４個のワード線選択タイミング信号φ
ｘ００〜φに１１のうちタイミング信号φｘＯＯのみを
ハイレベルにする。これにより、ワード線ＷＯのみが選
択状態にされワード線タイミング信号φＸに従ったハイ
レベルにされるものである。特に制限されないが、ワー
ド線選択タイミング信号φＸがブートストラップ電圧に
より昇圧された場合には、上記各伝送ゲー） １ｉ（Ｏ
５ＦＥＴＱＩ、Ｑ５のゲート、基板間のプリチャージ動
作を利用したセルフブー１へストラップ作用によって、
レベル損失なくワード線ＷＯにワード線選択タイミング
信号φＸが伝えられる。この場合、ＭＯ３ＦＥＴＱ９は
、ＭＯ３ＦＥ’ｌ’Ｑ５のセルフブートストラップによ
るゲート電圧が第２のアドレスデコーダ回路ＤＣＲ２側
に抜けてしまうのを防止するカットＭＯ３ＦＥＴとして
作用するものである。同様なカッ１−ＭＯＳＦＥＴは、
第１のアドレスデコーダ回路ＤＣＲ１に設けられる（図
示せず）。
なお、伝送ゲー１−Ｍ０３ＦＥＴＱ６〜Ｑ８もオン状態
となっているが、ワード線選択タイミング信号φｘｏ１
〜φｘｌｌがロウレベルであるのでワード線Ｗ１〜Ｗ３
をロウレベルの非選択状態とするものである。
となっているが、ワード線選択タイミング信号φｘｏ１
〜φｘｌｌがロウレベルであるのでワード線Ｗ１〜Ｗ３
をロウレベルの非選択状態とするものである。
（１）アドレスデコーダ回路を３段に分割することによ
って、アドレスデコーダ回路の数を削減できるという効
果が得られる。ちなみに、２５６本のツー１゛線（デー
タ線も同様）を選択するのに必要なアドレスデコーダ回
路の数は、第１のアドレスデコーダ回路ＤＣＲ１が４個
、第２のアドレスデコーダ回路ＤＣＲ２が３２個、第３
のアドレスデコーダ回路ＤＣＲ３が２個の合計３８個と
なり、第１図のアドレスデコーダ回路に比べて半減させ
ることができるものである。
って、アドレスデコーダ回路の数を削減できるという効
果が得られる。ちなみに、２５６本のツー１゛線（デー
タ線も同様）を選択するのに必要なアドレスデコーダ回
路の数は、第１のアドレスデコーダ回路ＤＣＲ１が４個
、第２のアドレスデコーダ回路ＤＣＲ２が３２個、第３
のアドレスデコーダ回路ＤＣＲ３が２個の合計３８個と
なり、第１図のアドレスデコーダ回路に比べて半減させ
ることができるものである。
（２）第３のアドレスデコーダ機能を第２のアドレスデ
コーダ回路の出力側に設けられるカッ）ＭＯＳＦＥＴを
利用することによって、言い撲えるならば、カットＭＯ
３ＦＥＴをアドレス選択用の伝送ゲー１−Ｍ０５ＦＥＴ
と併用することによって、実質的なＭＯＳＦＥＴの数を
増加させることなく上記（１）のようにアドレスデコー
ダの数の大幅乙こ削減１ できるという効果が得られる。
コーダ回路の出力側に設けられるカッ）ＭＯＳＦＥＴを
利用することによって、言い撲えるならば、カットＭＯ
３ＦＥＴをアドレス選択用の伝送ゲー１−Ｍ０５ＦＥＴ
と併用することによって、実質的なＭＯＳＦＥＴの数を
増加させることなく上記（１）のようにアドレスデコー
ダの数の大幅乙こ削減１ できるという効果が得られる。
（３）上記＋１１． （２１により、アドレスデコーダ
回路の数が半減できるから、半導体記憶装置のチップサ
イズの小型化を図ることができるという効果が得られる
。
回路の数が半減できるから、半導体記憶装置のチップサ
イズの小型化を図ることができるという効果が得られる
。
（４）上記１１）、 （２１により、アドレスデコーダ
回路の数が半減できるから、その分消費電流も削減でき
るため、半導体記憶装置の低消費電力化を図ることがで
きるという効果が得られる。
回路の数が半減できるから、その分消費電流も削減でき
るため、半導体記憶装置の低消費電力化を図ることがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない６例えば、上記第２図の
実施例において、第３のアドレスデコーダ回路として、
第１のアドレスデコーダ回路のように２ビツトのアドレ
ス信号を用いた場合には、第２のアドレスデコーダ回路
ＤＣＲ２の数をさらに半減できるものとなる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない６例えば、上記第２図の
実施例において、第３のアドレスデコーダ回路として、
第１のアドレスデコーダ回路のように２ビツトのアドレ
ス信号を用いた場合には、第２のアドレスデコーダ回路
ＤＣＲ２の数をさらに半減できるものとなる。
このように、３つのアドレスデコーダ回路のアドレス信
号のビット配分は、種々の実施形態を採２ ることができるものである。また、データ線を選択する
カラＪ・アドレスデコーダ回路に対しても同様に通用で
きるものである。
号のビット配分は、種々の実施形態を採２ ることができるものである。また、データ線を選択する
カラＪ・アドレスデコーダ回路に対しても同様に通用で
きるものである。
さらに、上記各アドレスデコーダ回路は、Ｐチャンネル
ＭＯ５ＦＥＴとＮチャンネルＭＯ３ＦＥＴとからなる相
補型ＭＯ３回路によって構成するものであってもよい。
ＭＯ５ＦＥＴとＮチャンネルＭＯ３ＦＥＴとからなる相
補型ＭＯ３回路によって構成するものであってもよい。
以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミックｆｉＲＡＭに適用した場合
ついて説明したが、それに限定されるものではなく、例
えば、スタティック型ＲＡＭあるいはＲＯＭ （プログ
ラマブルＲＯＭ （リード・オンリー・メモリ）を含む
〕にあっても、同様に通用できるものである。
利用分野であるダイナミックｆｉＲＡＭに適用した場合
ついて説明したが、それに限定されるものではなく、例
えば、スタティック型ＲＡＭあるいはＲＯＭ （プログ
ラマブルＲＯＭ （リード・オンリー・メモリ）を含む
〕にあっても、同様に通用できるものである。
第１図は、本廓発明者等においてこの発明に先立って既
に開発されたアドレスデコーダの一例を示す回１／、％
図、 第２図は、この発明に係るアドレスデコーダの一実施例
を示す回路図である。 ＤＣＲ１・・第１のアドレスデコーダ回路、ＤＣＲ２・
・第２のアドレスデコーダ回路、ＤＣＲ３・・アドレス
デコーダ回路、Ｎ０ＲＩ〜Ｎ０Ｒ５・・ノアゲート回路
、Ｇｌ、Ｇ２・・ゲート回路 ５
に開発されたアドレスデコーダの一例を示す回１／、％
図、 第２図は、この発明に係るアドレスデコーダの一実施例
を示す回路図である。 ＤＣＲ１・・第１のアドレスデコーダ回路、ＤＣＲ２・
・第２のアドレスデコーダ回路、ＤＣＲ３・・アドレス
デコーダ回路、Ｎ０ＲＩ〜Ｎ０Ｒ５・・ノアゲート回路
、Ｇｌ、Ｇ２・・ゲート回路 ５
Claims (1)
- 【特許請求の範囲】 １、複数の選択タイミング信号線を選択する第１のアド
レスデコーダと、この複数の選択夕・ｆミング信号線と
ワード線又はデータ線選択回路との間に設けられた複数
のスイッチＭＯ３ＦＥＴを選択する第２のアドレスデコ
ーダと、上記第２のアドレスデコーダによって選択され
た複数のスイッチＭＯＳ Ｆ ＥＴのうち、１つのスイ
ッチＭＯＳＦＥＴを選択する第３のアドレスデコーダと
を具備することを特徴とする半導体記憶装置。 ２、上記第３のアドレスデコーダの出力信号は、プリチ
ャージ期間にハイレベルとなり、上記スイッチＭＯ３Ｆ
Ｐ：Ｔのゲートと回路の接地電位点との間には、第３の
アドレスデコーダによって形成された非選択信号によっ
てオン状態となるＭＯＳＦＥＴが設けられるものである
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。 ３、上記アドレスデコーダで選択されるメモリアレイの
メモリセルは、ｌＭｏ５型メモリセルであることを特徴
とする特許請求の範囲第１又は第２項記載の半導体記憶
装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166635A JPS6059588A (ja) | 1983-09-12 | 1983-09-12 | 半導体記憶装置 |
| FR848413339A FR2551904B1 (fr) | 1983-09-12 | 1984-08-29 | Dispositif de memoire a semiconducteurs |
| GB08422280A GB2147756B (en) | 1983-09-12 | 1984-09-04 | Semiconductor memory device |
| DE19843432973 DE3432973A1 (de) | 1983-09-12 | 1984-09-07 | Halbleiterspeichervorrichtung |
| US06/649,296 US4635233A (en) | 1983-09-12 | 1984-09-11 | Semiconductor memory device |
| IT22604/84A IT1175688B (it) | 1983-09-12 | 1984-09-11 | Dispositivo di memoria a semiconduttori con tre circuiti decodificatori di indirizzo |
| KR1019840005520A KR920010559B1 (ko) | 1983-09-12 | 1984-09-11 | 반도체 기억장치 |
| SG880/87A SG88087G (en) | 1983-09-12 | 1987-10-12 | Semiconductor memory device |
| MY802/87A MY8700802A (en) | 1983-09-12 | 1987-12-30 | Semiconductor memory device |
| HK5/88A HK588A (en) | 1983-09-12 | 1988-01-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166635A JPS6059588A (ja) | 1983-09-12 | 1983-09-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059588A true JPS6059588A (ja) | 1985-04-05 |
| JPH0568040B2 JPH0568040B2 (ja) | 1993-09-28 |
Family
ID=15834933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166635A Granted JPS6059588A (ja) | 1983-09-12 | 1983-09-12 | 半導体記憶装置 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4635233A (ja) |
| JP (1) | JPS6059588A (ja) |
| KR (1) | KR920010559B1 (ja) |
| DE (1) | DE3432973A1 (ja) |
| FR (1) | FR2551904B1 (ja) |
| GB (1) | GB2147756B (ja) |
| HK (1) | HK588A (ja) |
| IT (1) | IT1175688B (ja) |
| MY (1) | MY8700802A (ja) |
| SG (1) | SG88087G (ja) |
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- 1984-08-29 FR FR848413339A patent/FR2551904B1/fr not_active Expired - Lifetime
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- 1984-09-07 DE DE19843432973 patent/DE3432973A1/de active Granted
- 1984-09-11 KR KR1019840005520A patent/KR920010559B1/ko not_active IP Right Cessation
- 1984-09-11 US US06/649,296 patent/US4635233A/en not_active Expired - Lifetime
- 1984-09-11 IT IT22604/84A patent/IT1175688B/it active
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- 1988-01-07 HK HK5/88A patent/HK588A/xx not_active IP Right Cessation
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