JPH07147091A

JPH07147091A - 半導体記憶装置

Info

Publication number: JPH07147091A
Application number: JP5315980A
Authority: JP
Inventors: Yoshio Iioka; 義雄飯岡; Kan Shimono; 完下野; Satoshi Shinagawa; 敏品川; Masami Hasegawa; 政己長谷川; Yoichi Sato; 陽一佐藤; Masao Mizukami; 雅雄水上
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1993-11-22
Filing date: 1993-11-22
Publication date: 1995-06-06
Anticipated expiration: 2017-09-24
Also published as: JP3328402B2

Abstract

(57)【要約】【目的】本発明の目的は、半導体記憶装置の消費電力
の低減を図ることにある。【構成】データ線ＤＷ，ＤＷ＊を、当該データ線の延
長方向に複数に分割して複数のメモリブロックＭＡＲＹ
（１）〜ＭＡＲＹ（４）を形成し、このメモリブロック
毎に、上記分割に係るデータ線を選択的にコモンデータ
線に導通させるためのスイッチＱ３，Ｑ４を設け、書込
み用の入力データＤｉをコモンデータ線ＣＤ，ＣＤ＊で
微小振幅させるためのデータ入力バッファＤＩＢを設け
ることによって、充放電電流の低減、さらには消費電力
の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれにおけるライト系の消費電力の低減化技術に関
し、例えばＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＳＲＡＭ
は、複数個のスタティック型メモリセルをマトリクス配
置して成るメモリセルアレイを含む。メモリセルの選択
端子はロウ方向毎にワード線に結合され、メモリセルの
データ入出力端子はカラム方向毎に相補データ線（相補
ビット線とも称される）に結合される。それぞれの相補
データ線は、相補データ線に１対１で結合された複数個
のカラム選択スイッチを含むカラムスイッチ回路を介し
て相補コモンデータ線に共通接続されている。

【０００３】外部より入力されるアドレス信号は、それ
に対応して配置されたアドレスバッファを介してロウデ
コーダやカラムデコーダに伝達される。ロウデコーダの
デコード出力に基づいて、入力アドレス信号に対応する
ワード線が選択レベルに駆動されると、このワード線に
結合されたメモリセルが選択される。またカラムデコー
ダのデコード出力に基づいてカラム選択スイッチがオン
されて、上記選択されたメモリセルが、相補コモンデー
タ線に導通する。このとき相補コモンデータ線の電位
は、データ入出力回路に含まれるセンスアンプで増幅さ
れ、さらに出力バッファ等を介して外部に出力可能とさ
れる。また、データ入出力回路に含まれる入力バッファ
に外部から書込みデータが与えられると、その書込みデ
ータに従って相補コモンデータ線が駆動され、それによ
り、アドレス信号によって選択された相補データ線を介
して所定のメモリセルにそのデータに応ずる電荷情報が
蓄積される。

【０００４】尚、半導体記憶装置について記載された文
献の例としては、昭和５９年１１月３０日に株式会社オ
ーム社から発行された「ＬＳＩハンドブック（第４８５
頁）」がある。

【０００５】

【発明が解決しようとする課題】通常のＳＲＡＭでは、
フリップフロップ型のメモリセル用いることから、相補
データ線対の一方をグランドレベル近くまで下げること
で、メモリセルの情報を反転している。このため、相補
データ線対の１本当りの負荷容量をＣＬ、電源電圧を
Ｖ、動作速度を動作周波数ｆとした場合、データライト
系における書込み時の消費電力ＰＭは、ＰＭ＝ｎ・ＣＬ・Ｖ²ｆ（ｎはデータ線対の数）となる。従って、一定の動作電源電圧下では、消費電力
ＰＭは、データ線対の数ｎ、及び動作周波数ｆに比例す
る。このため、ＳＲＡＭの規模を大きくし、且つ、動作
の高速化を図ろうとすると、どうしてもライト系の消費
電力が大きくなり、しかも、そこでの消費電力が、ＳＲ
ＡＭ全体の消費電力の大部分を占めるようになる。特
に、論理ＬＳＩ等に搭載されるオンチップ型ＳＲＡＭ
は、入出力ビット数が多いため、上記のようにＳＲＡＭ
の規模を大きくし、且つ、高速化を図ろうとすると、ラ
イト系の消費電力が非常に大きくなり、それがＬＳＩ全
体の消費電力の大部分を占めることとなるため、その改
善が望まれる。

【０００６】メモリ、あるいはそれを含む論理ＬＳＩ等
の消費電力を低減するには、全体の消費電力の大部分を
占めているライト系消費電力を低減することが有効であ
り、特にデータ線やコモンデータなど書込み動作に直接
関係する箇所の負荷容量や、信号振幅の大きさに比例す
ることから、書込み動作に直接関係する箇所の充放電電
流の低減が効果的であることが、本発明者によって見出
された。

【０００７】本発明の目的は、半導体記憶装置の消費電
力の低減を図ることにある。さらに具体的な目的は、ラ
イト系の充放電電流を抑えることによってＬＳＩ全体の
消費電力の低減を図ることにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、データ線を、当該データ線の延
長方向に複数に分割して複数のメモリブロックを形成
し、このメモリブロック毎に、上記分割に係るデータ線
を選択的にコモンデータ線に導通させるためのスイッチ
を設け、更に書込み用の入力データを上記コモンデータ
線で微小振幅させるためのデータ入力バッファを設けて
半導体記憶装置を構成する。このとき、上記メモリブロ
ック毎に、上記分割に係るデータ線の信号レベルをフル
振幅させるためのライトアンプを設けることができる。

【００１１】

【作用】上記した手段によれば、上記データ線が、当該
データ線の延長方向に複数に分割されて複数のメモリブ
ロックを形成し、このメモリブロック毎に、上記分割に
係るデータ線を選択的にコモンデータ線に導通させるた
めのスイッチを設けることは、選択状態でのデータ線負
荷容量を低減するように作用し、また、上記データ入力
バッファは、書込み用の入力データを上記コモンデータ
線での微小振幅を可能とする。このことが、データ書込
み時のコモンデータ線や、上記選択されたデータ線での
充放電電流を低減するように作用し、データライト系の
消費電力、さらにはそのようなライト系を含むＬＳＩの
消費電力の低減化を達成する。

【００１２】

【実施例】図２には本発明の一実施例であるデュアルポ
ートＳＲＡＭが示される。

【００１３】図２に示されるデュアルポートＳＲＡＭ
は、特に制限されないが、公知の半導体集積回路製造技
術により、単結晶シリコン基板などの一つの半導体基板
に形成される。

【００１４】本実施例のデュアルポートＳＲＡＭは、リ
ード系ポートとライト系ポートとが独立して設けられ、
そのような専用ポートを利用して、データのリード・ラ
イトを、それぞれ非同期に、且つ、独立して行うことが
できる。

【００１５】メモリセルアレイ１０は、複数のスタティ
ック型メモリセルＭＣがアレイ状に配列されて成る。一
つのスタティック型メモリセルＭＣが代表的に示される
ように、リード用、ライト用の２系統の選択端子が設け
られ、リード用選択端子がリード用ワード線ＲＷＳに結
合され、ライト用選択端子がライト用ワード線ＷＷＳに
結合されている。

【００１６】また、上記メモリセルＭＣには、データ出
力端子、及びデータ入力端子がそれぞれ別個に設けられ
ており、データ出力端子が、リード用相補データ線Ｄ
Ｒ，ＤＲ＊（＊はローアクティブ又は信号反転を意味す
る）に結合され、データ入力端子が、ライト用相補デー
タ線ＤＷ，ＤＷ＊に結合されている。

【００１７】そして、上記リード用ワード線ＲＷＳを選
択的レベルに駆動するため、データリードのためのロー
アドレスをデコードするためのリード・ロウデコーダ１
５が設けられ、また、上記ライト用ワード線ＷＷＳを選
択レベルに駆動するため、データライトのためのローア
ドレスをデコードするためのライト・ロウデコーダ１１
が設けられている。

【００１８】さらに、リード用のカラムアドレスをデコ
ードするためのカラムデコーダ１３が設けられ、このデ
コード出力に基づいて、上記メモリセルアレイ１０にお
ける複数のリード用相補データ線ＤＲ，ＤＲ＊を選択的
にコモンデータ線に結合させるためのカラム選択回路１
２が設けられている。このカラム選択回路１２によって
選択的にコモンデータ線に結合されたリード用相補デー
タ線ＤＲ，ＤＲ＊のデータは、それを増幅するためのセ
ンスアンプや出力バッファなどを含む出力回路１４を介
して外部出力可能とされる。

【００１９】セレクタ回路１７は、データライトのため
に入力されるライト用カラムアドレスをデコードするこ
とによって、後述するセレクトスイッチの動作制御のた
めの信号を生成する。本実施例において、上記メモリセ
ルアレイ１０における複数のライト用相補データ線Ｄ
Ｗ，ＤＷ＊は、ライト動作時の充放電電流の低減を図る
ため、当該データ線の延長方向に複数に分割され、この
データ線分割に対応してセレクトスイッチが設けられて
おり、この複数のセレクトスイッチが、上記セレクタ回
路１７の出力信号によって選択的に動作されるようにな
っている。そして、上記セレクトスイッチによって選択
されたライト用相補データ線が、ライト用コモンデータ
線に結合され、それによって、入力回路１６を介して外
部から取込まれるデータの書込みが可能とされる。この
入力回路１６にはデータ入力バッファが含まれる。

【００２０】図１には、上記デュアルポートＳＲＡＭの
主要部の詳細な構成が示される。

【００２１】メモリセルアレイ１０は、ワード線の延長
方向に複数に分割されるとともに、消費電力の低減のた
めに、複数のライト用用相補データ線ＤＷ，ＤＷ＊が、
当該データ線の延長方向に複数に分割されている。図１
において、ＭＡＲＹ（１）〜（４）は、このデータ線分
割によって形成されるメモリブロックとされる。特に制
限されないが、本実施例では、ライト用相補データ線Ｄ
Ｗ，ＤＷ＊の延長方向に配列された２５６ワードのメモ
リセル列が、上記データ線分割により、４つのメモリブ
ロックに分けられ、１つのブロックの大きさが、６４ワ
ードとされる。この４つのメモリブロックＭＡＲＹ
（１）〜ＭＡＲＹ（４）は互いに同一構成とされる。

【００２２】一つのメモリセルブロックＭＡＲＹ（１）
は、それについての構成が、図１において代表的に示さ
れるように、６４個のメモリセルＭＣ（０）〜ＭＣ（６
３）を含む。一つのメモリセルＭＣ（０）は、特に制限
されないが、ループ状に結合された２つのインバータ２
１，２２と、ライト用ワード線ＷＷＳの選択レベルに応
じてインバータ２１，２２をライト用相補データ線Ｄ
Ｗ，ＤＷ＊に結合させるための、ＣＭＯＳトランスファ
ＭＯＳトランジスタ２３，２４とを含む。そして、ライ
ト用相補データ線ＤＷ，ＤＷ＊は、ライト用内部クロッ
クφＣＬＫに同期して動作制御されるプリチャージ用ｐ
チャンネル型ＭＯＳトランジスタＱ１，Ｑ２が設けられ
ている。このｐチャンネル型ＭＯＳトランジスタＱ１，
Ｑ２がオン状態のとき、ライト用相補データ線ＤＷ，Ｄ
Ｗ＊は、高電位側電源Ｖｄｄレベルにプリチャージされ
る。

【００２３】また、ライト用ロウデコーダ（ＸＤＥＣ）
１１は、ライト用内部クロックφＣＬＫに同期して動作
され、このライト用ロウデコーダ１１のデコード出力信
号によってライト用ワード線ＷＷＳがハイレベルに駆動
されたとき、上記ＣＭＯＳトランスファＭＯＳトランジ
スタ２３，２４がオン状態とされることにより、メモリ
セルからのデータリード又はライトが可能とされる。

【００２４】また、図１に示される総てのメモリブロッ
クＭＡＲＹ（１）〜（４）には、セレクタ回路１７の出
力信号によって選択的に動作されるセレクトスイッチと
してのｐチャンネル型ＭＯＳトランジスタＱ３，Ｑ４が
設けられ、このｐチャンネル型ＭＯＳトランジスタＱ
３，Ｑ４がオン状態とされたとき、分割にかかるメモリ
ブロックのライト用相補データ線ＤＷ，ＤＷ＊が、ライ
ト用相補コモンデータ線ＣＤ，ＣＤ＊に導通されるよう
になっている。そのようにライト用相補データ線ＤＷ，
ＤＷ＊が、それの延長方向に分割されることによって、
このライト用相補データ線ＤＷ，ＤＷ＊における負荷容
量の低減が図られている。

【００２５】すなわち、従来方式のＳＲＡＭでは、図６
に示されるように、ライト用相補データ線ＤＷ，ＤＷ＊
の延長方向に配列された総てのメモリセルＭＣ（０）〜
ＭＣ（ｎ）が、ライト用相補データ線ＤＷ，ＤＷ＊にそ
れぞれ共通接続されるため、ライト用カラム選択信号Ｙ
ＳＷによって、カラムスイッチ２７，２８がオンされる
ことによって、ライト用相補データ線ＤＷ，ＤＷ＊にお
ける総ての負荷容量が駆動対象とされてしまうのに対し
て、本実施例ＳＲＡＭでは、図１に示されるようにデー
タ線が４分割され、セレクタ回路１７の出力信号によっ
てメモリブロックＭＡＲＹ（１）〜ＭＡＲＹ（４）内の
ｐチャンネル型ＭＯＳトランジスタＱ３，Ｑ４が選択的
にオン状態とされることから、同時に駆動される負荷容
量は、図６に示される場合の１／４に低減される。

【００２６】図２に示される入力回路１６に含まれるデ
ータ入力バッファ１６は、上記ライト用内部クロックφ
ＣＬＫに同期して、入力データＤｉをライト用相補コモ
ンデータ線ＣＤ，ＣＤ＊に取込む。本実施例において、
このデータ入力バッファ１６には、充放電電流の低減を
図るため、駆動能力の比較的小さなＭＯＳトランジスタ
が適用されることによって、入力データを微小振幅化す
るようにしている。

【００２７】図３には上記データ入力バッファＤＩＢの
詳細な構成例が示される。

【００２８】ｐチャンネル型ＭＯＳトランジスタＱ５，
Ｑ６は、ライト用相補コモンデータ線ＣＤ，ＣＤ＊をプ
リチャージするためのもので、ライト用内部クロックφ
ＣＬＫに同期動作される。ｎチャンネル型ＭＯＳトラン
ジスタＱ７，Ｑ９が直列接続され、入力データＤｉが、
ｎチャンネル型ＭＯＳトランジスタＱ９のゲート電極に
入力されるようになっている。また、ｎチャンネル型Ｍ
ＯＳトランジスタＱ８，Ｑ１０が直列接続され、入力デ
ータＤｉがインバータＮ１によって反転された後に、ｎ
チャンネル型ＭＯＳトランジスタＱ１０のゲート電極に
入力されるようになっている。上記ｎチャンネル型ＭＯ
ＳトランジスタＱ７，Ｑ８は、上記ライト用内部クロッ
クφＣＬＫに同期動作される。上記φＣＬＫがローレベ
ルのとき、ｐチャンネル型ＭＯＳトランジスタＱ５，Ｑ
６がオンされることによって、ライト用相補コモンデー
タ線ＣＤ，ＣＤ＊が、高電位側電源Ｖｄｄレベルにプリ
チャージされる。このとき、ｎチャンネル型ＭＯＳトラ
ンジスタＱ７，Ｑ８はオフ状態とされる。それに対し
て、上記φＣＬＫがハイレベルのとき、ｎチャンネル型
ＭＯＳトランジスタＱ７，Ｑ８がオンされることによ
り、入力データＤｉに応じてライト用相補コモンデータ
線ＣＤ，ＣＤ＊が駆動される。このとき、ｐチャンネル
型ＭＯＳトランジスタＱ５，Ｑ６はオフ状態とされる。

【００２９】本実施例において、ｎチャンネル型ＭＯＳ
トランジスタＱ７〜Ｑ１０には、ドライブ能力の比較的
小さな素子が適用される。このため、ｐチャンネル型Ｍ
ＯＳトランジスタＱ５，Ｑ６によってライト用相補コモ
ンデータ線ＣＤ，ＣＤ＊にプリチャージされた電荷は、
ライト用内部クロックφＣＬＫのハイレベル期間におい
て、ｎチャンネル型ＭＯＳトランジスタＱ７〜Ｑ１０に
よって徐々に放電される。つまり、コモンデータ線ＣＤ
の蓄積電荷は、ｎチャンネル型ＭＯＳトランジスタＱ
８，Ｑ１０がオンされることによって、徐々に放電さ
れ、また、コモンデータ線ＣＤ＊の蓄積電荷は、ｎチャ
ンネル型ＭＯＳトランジスタＱ７，Ｑ８がオンされるこ
とによって、徐々に放電される。そのように蓄積電荷が
徐々に放電されるということは、ライト用内部クロック
φＣＬＫのハイレベル期間において、相補コモンデータ
線ＣＤ，ＣＤ＊プリチャージ電荷を十分に引抜くことが
できないから、入力データＤｉに応じて微小振幅が可能
とされる。

【００３０】そのように、ｎチャンネル型ＭＯＳトラン
ジスタＱ７〜Ｑ１０に、ドライブ能力の比較的小さな素
子を適用することによって、このデータ入力バッファＤ
ＩＢの出力信号振幅が、非常に小さくされる。そのよう
に微小振幅化することにより、ライト用相補コモンデー
タ線ＣＤ，ＣＤ＊での充放電電流を低減するようにして
いる。

【００３１】上記のように入力バッファＤＩＢの出力信
号の微小振幅化により、メモリセルへのデータ書込みが
不十分となることが考えられるが、それは、図１に示さ
れるように、各メモリブロックＭＡＲＹ（１）〜ＭＡＲ
Ｙ（４）内に、入力された書込み信号をフル振幅させる
ためのライトアンプＷＡを設けることによって、解決し
ている。すなわち、このライトアンプＷＡは、それの構
成例が図４に示されるように、ライト用相補データ線Ｄ
Ｗ，ＤＷ＊の信号をゲート入力とする２つのｎチャンネ
ル型ＭＯＳトランジスタＱ１１，Ｑ１２と、セレクタ回
路１７の出力信号ＷＳＳを反転するためのインバータＮ
２、及びその反転出力をゲート入力とするためのｎチャ
ンネル型ＭＯＳトランジスタＱ１３とが結合されて成
る。セレクタ回路１７の出力信号ＷＳＳがローレベルの
とき、ｎチャンネル型ＭＯＳトランジスタＱ１３がオン
状態とされ、このライトアンプＷＡが動作可能状態とさ
れる。そしてこのとき、ライト用相補データ線ＤＷ，Ｄ
Ｗ＊のうち、ローレベル側のデータ線に対応するｎチャ
ンネル型ＭＯＳトランジスタＱ１１又はＱ１２が、他方
のデータ線のハイレベルによってオンされ、それによっ
て、上記ローレベル側のデータ線のレベルが、瞬時にグ
ランドレベルにまで低下される。そのようにグランドレ
ベルにまで低下された状態は、ライト用相補データ線Ｄ
Ｗ，ＤＷ＊のフル振幅状態とされる。

【００３２】図５には、一つのメモリセルアレイ列が２
５６個のメモリセルによって形成され、それが、ワード
線の延長方向に１６列配置されることによって、１ビッ
ト当りのメモリ容量が４Ｋとされ、４Ｋワード×１６ビ
ットのメモリ容量を有するＳＲＡＭにおいて、消費電力
のデータ線分割依存性のシミュレーション結果が示され
る。尚、図５に示される特性図において、横軸はライト
用相補データ線の分割数を、縦軸はライト系の消費電力
を、それぞれ示している。

【００３３】図５に示される特性図から明らかなよう
に、ライト用相補データ線ＤＷ，ＤＷ＊を、それの延長
方向に分割した場合には、その分割数が多くなるに従
い、分割に係るデータ線の負荷容量が減少されるが、そ
の反面、ライト用相補コモンデータ線ＣＤ，ＣＤ＊の配
線長が長くなることから、逆に当該コモンデータ線Ｃ
Ｄ，ＣＤ＊の負荷容量が増加されてしまう。しかも、デ
ータ書込みを正常に行うためには書き込み信号をフル振
幅させる必要があるこから消費電力の大幅な低下は望め
ない。そこで、ライト用相補データ線ＤＷ，ＤＷ＊の分
割によって形成されるメモリブロックＭＡＲＹ（１）〜
ＭＡＲＹ（４）毎にライトアンプＷＡを設け、ライト用
相補コモンデータ線ＣＤ，ＣＤ＊の微小振幅を、上記メ
モリブロックＭＡＲＹ（０）〜ＭＡＲＹ（４）のうち選
択されたもののみフル振幅させることによって、消費電
力の大幅な低下と書込みの適切化を図ることができる。
例えば、ライト用相補コモンデータ線ＣＤ，ＣＤ＊の信
号振幅ΔＶを、１．５Ｖにした場合、本実施例のように
データ線を４分割した場合に消費電力が最小となり、デ
ータ線分割のみの場合に比して消費電力を大幅に低下さ
せることができる。

【００３４】また、ライト用相補コモンデータ線の振幅
ΔＶを、１．０Ｖに微小振幅化した場合には、上記ΔＶ
＝１．５Ｖの場合よりも消費電力を更に低減することが
でき、その場合のデータ線を８分割した場合が、最も消
費電力が小さくなるのは、シミュレーション結果から明
らかである。

【００３５】上記実施例によれば以下の作用効果が得ら
れる。

【００３６】（１）一般的なＳＲＡＭでは、フリップフ
ロップ型のメモリセル用いることから、相補データ線対
の一方をグランドレベル近くまで下げることで、メモリ
セルの情報を反転しているため、一定の動作電源電圧下
での消費電力は、相補データ線対の数、及び動作周波数
に比例する。そのために、ＳＲＡＭの規模を大きくし、
且つ、動作の高速化を図ろうとすると、ライト系の消費
電力が大きくなり、それが、ＳＲＡＭ全体の消費電力の
大部分を占めるようになる。しかしながら本実施例で
は、上記のようにデータ線分割やコモンデータ線の微小
振幅化などによって、ライト系の消費電力の低減を図
り、さらにはＳＲＡＭ全体の消費電力の低減を図ってい
る。すなわち、ライト用相補データ線ＤＷ，ＤＷ＊が、
当該データ線の延長方向に複数に分割されて複数のメモ
リブロックＭＡＲＹ（１）〜（４）が形成され、このメ
モリブロック毎に、上記分割に係る相補データ線を選択
的に相補コモンデータ線に導通させるためのスイッチ
（ｐチャンネル型ＭＯＳトランジスタＱ３，Ｑ４）を設
けることによって、選択状態でのデータ線ＤＷ，ＤＷ＊
の負荷容量を低減し、また、ライト用相補コモンデータ
線ＣＤ，ＣＤ＊での信号振幅を微小化することによっ
て、ライト系の充放電電流を少なくすることができる。
そのように充放電電流を低減することによって、ＳＲＡ
Ｍの消費電力の低減を図ることができる。

【００３７】（２）また、ワード線延長方向のメモリ分
割に加えて、データ線の延長方向へのメモリ分割を行う
ことは、大容量多ビットのＳＲＡＭを構成する場合にお
いても、縦横比の自由度が増すため、特にオンチップ型
として、ＳＲＡＭを論理ＬＳＩなどに搭載する場合のメ
モリ実装効率を上げることができる。

【００３８】（３）そして、実装されたＳＲＡＭの低消
費電力化が図られることによって、ＬＳＩ全体としての
消費電力の低減が可能とされるから、動作速度の高速化
において消費電力がネックとなっている場合などには、
ＬＳＩの高速化をも図ることができる。

【００３９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４０】例えば、上記実施例ではメモリセルとして
スタティック型のものを適用した場合について説明した
が、このスタティック型に代えてダイナミック型メモリ
セルを適用するようにしても良い。

【００４１】また、上記実施例では、リード系とライト
系とが非同期で動作するものについて説明したが、通常
のシングルポートＲＡＭのように、ワード線やデータ線
を、リード系とライト系とで共有し、リード動作とライ
ト動作とが、外部制御信号によって切換えられる構成と
した場合においても、上記実施例のようにライト動作時
の消費電力の低減が可能とさる。

【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるデュア
ルポートＳＲＡＭに適用した場合について説明したが、
本発明はそれに限定されるものではなく、２以上のポー
トを備えたマルチポートＲＡＭ、あるいはシングルポー
ト構成のＲＡＭなどの半導体記憶装置、さらにはそのよ
うな半導体記憶装置をオンチップメモリとして備えたデ
ータ処理装置などに広く適用することができる。

【００４３】本発明は、少なくともデータのライト系を
備えることを条件に適用することができる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４５】すなわち、データ線が、それの延長方向に
複数に分割されて複数のメモリブロックが形成され、こ
のメモリブロック毎に、上記分割に係るデータ線を選択
的にコモンデータ線に導通させるためのスイッチが設け
らることにより、選択状態でのデータ線負荷容量が低減
され、また、上記データ入力バッファにより、書込み用
の入力データを上記コモンデータ線で微小振幅化させる
ことにより、データ書込み時のコモンデータ線や、上記
選択されたデータ線での充放電電流を低減することがで
きる。このように充放電電流を低減することによって、
データライト系の消費電力を低減することができる。さ
らにはそのように低消費電力化されたライト系を含むＬ
ＳＩ全体の消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるデュアルポートＳＲＡ
Ｍの主要部の構成ブロック図である。

【図２】上記デュアルポートＳＲＡＭの全体的な構成ブ
ロック図である。

【図３】上記デュアルポートＳＲＡＭにおけるデータ入
力バッファの構成回路図である。

【図４】上記デュアルポートＳＲＡＭにおけるライトバ
ッファの構成回路図である。

【図５】消費電力のデータ線分割依存性のシミュレーシ
ョン結果の特性図である。

【図６】データ線分割を行わない場合の構成例ブロック
図である。

【符号の説明】

１０メモリセルアレイ１１ライト・ロウデコーダ１２カラム選択回路１３カラムデコーダ１４出力回路１５リード・ロウデコーダ１６入力回路１７セレクタ回路ＤＩＢデータ入力バッファＣＤ，ＣＤ＊ライト用相補コモンデータ線ＤＷ，ＤＷ＊ライト用相補データ線ＷＷＳワード線ＭＣ，ＭＣ（０）〜ＭＣ（４）メモリセルＭＡＲＹ（１）〜ＭＡＲＹ（４）メモリブロックＲＷＳリード用ワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者下野完東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者品川敏東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者長谷川政己東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者佐藤陽一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者水上雅雄東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】データ線に結合された複数のメモリセル
が当該データ線の延長方向に配列されて成る半導体記憶
装置において、上記データ線を、当該データ線の延長方
向に複数に分割して複数のメモリブロックを形成し、こ
のメモリブロック毎に、上記分割に係るデータ線を選択
的にコモンデータ線に導通させるためのスイッチを設
け、書込み用の入力データを上記コモンデータ線で微小
振幅させるためのデータ入力バッファを設けて成ること
を特徴とする半導体記憶装置。
【請求項２】上記メモリブロック毎に、上記分割に係
るデータ線の信号レベルをフル振幅させるためのライト
アンプが設けられて成る請求項１記載の半導体記憶装
置。
【請求項３】上記メモリセルとしてスタティック型メ
モリセルを適用した請求項１又は２記載の半導体記憶装
置。
【請求項４】上記データ入力バッファは、上記コモン
データ線のプリチャージによる電荷を放電するための素
子として、ドライブ能力の小さな素子が適用されて成る
請求項１乃至３いずれか１項に記載の半導体記憶装置。