JP4528044B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体チップ上に搭載される例えばレジスタファイル（ＲＦ）などのメモリに用いて好適の半導体装置に関する。
近年、VLIW型プロセッサやSuperscalar型プロセッサなどにおいて、１サイクルの同時命令発行数が増加しており、１サイクルで多数のデータの読み出し／書き込みが可能なマルチポートレジスタファイルの必要性が高まっている。
なお、複数のポートを有するレジスタファイルに関しては、例えば特許文献１に開示された技術がある。
特表平１０−５１００８７号公報
なお、複数のポートを有するレジスタファイルに関しては、例えば特許文献１に開示された技術がある。
ところで、ポート数の増加は消費電力を増大させる大きな要因となっており、マルチポートレジスタファイルでは、低消費電力化が要求されている。
また、フリップフロップ回路を備えるレジスタファイルでは、書込用ビット線対の電圧レベルは（Ｈレベル，Ｌレベル）又は（Ｌレベル，Ｈレベル）のいずれかの状態になっている。このため、データを書き込む場合、書き込むデータの電圧レベルの状態に応じて、この状態を反転させた後、書込用ワード線にパルスが入力されてＨレベルとされ、フリップフロップ回路へのデータの書き込みが行なわれるようになっている。
また、フリップフロップ回路を備えるレジスタファイルでは、書込用ビット線対の電圧レベルは（Ｈレベル，Ｌレベル）又は（Ｌレベル，Ｈレベル）のいずれかの状態になっている。このため、データを書き込む場合、書き込むデータの電圧レベルの状態に応じて、この状態を反転させた後、書込用ワード線にパルスが入力されてＨレベルとされ、フリップフロップ回路へのデータの書き込みが行なわれるようになっている。
このようにしてデータの書き込みが行なわれる場合、書込用ビット線対の電圧レベルを反転させる動作を行なったときに、メモリ全体のビット線を流れる電流（メモリ全体の合計電流）がピークとなり、これが電源ノイズの原因になっていることがわかった。
本発明は、このような課題に鑑み創案されたもので、書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にデータを書き込む場合に、書込用ビット線を流れる電流波形のピークを鈍らせて、電源ノイズを低減させ、ひいては低消費電力化を図ることができるようにした、半導体装置を提供することを目的とする。
本発明は、このような課題に鑑み創案されたもので、書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にデータを書き込む場合に、書込用ビット線を流れる電流波形のピークを鈍らせて、電源ノイズを低減させ、ひいては低消費電力化を図ることができるようにした、半導体装置を提供することを目的とする。
このため、本発明の半導体装置は、データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、メモリセルにデータを書き込むための書込用ビット線対とを備える。そして、トランスファーゲートは、Ｎチャネル型トランジスタである。また、書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にＨレベルのデータを書き込む場合に、書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、他方の書込用ビット線に供給される電圧の立ち下がり波形のスルーレートを小さくするように構成される。
また、本発明の半導体装置は、データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、メモリセルにデータを書き込むための書込用ビット線対とを備える。そして、トランスファーゲートは、Ｎチャネル型トランジスタである。また、書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にＨレベルのデータを書き込む場合に、書込用ビット線対の電圧を上げる側の書込用ビット線に供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線に供給される電圧の反転タイミングを遅らせるように構成される。
したがって、本発明によれば、書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にデータを書き込む場合に、書込用ビット線を流れる電流波形のピークを鈍らせることができ、これにより、電源ノイズを低減させることができるという利点がある。また、電流波形のピークを鈍らせることができるため、低消費電力化にも寄与することになる。
以下、図面により、本発明の実施の形態にかかる半導体装置について説明する。
（第１実施形態）
まず、本発明の第１実施形態にかかる半導体装置の構成について、図１〜図３を参照しながら説明する。
本実施形態にかかる半導体装置[例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)デバイス]は、例えばレジスタファイル（ＲＦ）やキャッシュメモリなどのＳＲＡＭ（Static Random Access Memory）構造のメモリ（半導体記憶装置）に適用される。特に、書き込みポートや読み出しポートを複数有するマルチポートレジスタファイル（マルチポートメモリ）に適用するのが好ましい。
（第１実施形態）
まず、本発明の第１実施形態にかかる半導体装置の構成について、図１〜図３を参照しながら説明する。
本実施形態にかかる半導体装置[例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)デバイス]は、例えばレジスタファイル（ＲＦ）やキャッシュメモリなどのＳＲＡＭ（Static Random Access Memory）構造のメモリ（半導体記憶装置）に適用される。特に、書き込みポートや読み出しポートを複数有するマルチポートレジスタファイル（マルチポートメモリ）に適用するのが好ましい。
ここでは、２つの書き込みポート及び２つの読み出しポートを有するマルチポートレジスタファイル（２Ｒ２ＷのＲＦ）を例に説明する。
本レジスタファイルは、図１に示すように、データを保持するメモリセル１と、メモリセル１にデータを書き込むための２つの書込用ビット線対（WBLA,/WBLA），（WBLB,/WBLB）及び２つの書込用ワード線WL-WA，WL-WBと、メモリセル１からデータを読み出すための２つの読出用ビット線RBLA，RBLB及び２つの読出用ワード線WL-RA，WL-RBと、２つの書込用ビット線対（WBLA,/WBLA），（WBLB,/WBLB）にそれぞれ設けられる２つのデータ駆動用のライトバッファ２，３［図３（Ａ），（Ｂ）参照］とを備えて構成される。
本レジスタファイルは、図１に示すように、データを保持するメモリセル１と、メモリセル１にデータを書き込むための２つの書込用ビット線対（WBLA,/WBLA），（WBLB,/WBLB）及び２つの書込用ワード線WL-WA，WL-WBと、メモリセル１からデータを読み出すための２つの読出用ビット線RBLA，RBLB及び２つの読出用ワード線WL-RA，WL-RBと、２つの書込用ビット線対（WBLA,/WBLA），（WBLB,/WBLB）にそれぞれ設けられる２つのデータ駆動用のライトバッファ２，３［図３（Ａ），（Ｂ）参照］とを備えて構成される。
ここで、メモリセル１は、ＳＲＡＭにおける代表的なメモリセル構造である完全ＣＭＯＳ(Complementary Metal Oxide Semiconductor)型メモリセルとして構成される。つまり、メモリセル１は、図１に示すように、データを書き込むために用いられる４つの書込用Ｎチャネル型トランジスタ（トランスファーゲート，パストランジスタ；例えばＮＭＯＳトランジスタ）Ｔｒ１〜Ｔｒ４と、２つのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２をクロスカップルして構成されるフリップフロップ回路４と、データを読み出すために用いられる２つの読出用Ｎチャネル型トランジスタ（トランスファーゲート，パストランジスタ；例えばＮＭＯＳトランジスタ）Ｔｒ５，Ｔｒ６と、読出速度を上げるための読出用バッファ（リードバッファ，バッファ回路）５とを含むものとして構成される。
なお、メモリセル１は、２つの抵抗及び２つのNチャネル型トランジスタ（駆動トランジスタ）からなるフリップフロップ回路を備える高抵抗負荷型メモリセルとして構成しても良い。また、ここでは、トランスファーゲートをＮチャネル型トランジスタＴｒ１〜Ｔｒ６としているが、メモリセル１が大きくなっても問題ないのであれば、Ｐチャネル型トランジスタとしても良い。さらに、ここでは、読出用バッファ５は、読出用Ｎチャネル型トランジスタＴｒ５，Ｔｒ６の前段に設けているが、それぞれの後段に設けても良い。
このように構成されるレジスタファイルでは、データを書き込む場合には、以下のように動作する。
ここでは、書込用ビット線対（WBLA,/WBLA）及び書込用ワード線WL-WAを用いてデータを書き込む場合を例に説明する。
まず、データを書き込む場合、書込用ビット線対（WBLA,/WBLA）の電圧レベルは（Ｈレベル，Ｌレベル）又は（Ｌレベル，Ｈレベル）のいずれかの状態になっている。このため、書き込むデータの電圧レベルの状態に応じて、この状態を反転させる。ここでは、図２中、実線で示すように、書込用ビット線対（WBLA,/WBLA）の電圧レベルは（Ｈレベル，Ｌレベル）の状態になっており、書き込むデータの電圧レベルが（Ｌレベル，Ｈレベル）であるため、この状態を反転させて、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｌレベル，Ｈレベル）とする。
ここでは、書込用ビット線対（WBLA,/WBLA）及び書込用ワード線WL-WAを用いてデータを書き込む場合を例に説明する。
まず、データを書き込む場合、書込用ビット線対（WBLA,/WBLA）の電圧レベルは（Ｈレベル，Ｌレベル）又は（Ｌレベル，Ｈレベル）のいずれかの状態になっている。このため、書き込むデータの電圧レベルの状態に応じて、この状態を反転させる。ここでは、図２中、実線で示すように、書込用ビット線対（WBLA,/WBLA）の電圧レベルは（Ｈレベル，Ｌレベル）の状態になっており、書き込むデータの電圧レベルが（Ｌレベル，Ｈレベル）であるため、この状態を反転させて、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｌレベル，Ｈレベル）とする。
このようにして、書込用ビット線対（WBLA,/WBLA）に供給される電圧レベルを反転させた後、図２に示すように、書込用ワード線WL-WAにパルスが入力され、書込用ワード線WL-WAに供給される電圧レベルがＨレベルとされる。
これにより、フリップフロップ回路４へのデータの書き込みが行なわれることになる。ここでは、フリップフロップ回路４に書き込まれたデータは、内部ノードＡの電圧として読み出すようになっているため、図１に示すように、読出用ビット線RBLA，RBLBが内部ノードＡに接続されている。内部ノードをデータ読出用ノードともいう。
これにより、フリップフロップ回路４へのデータの書き込みが行なわれることになる。ここでは、フリップフロップ回路４に書き込まれたデータは、内部ノードＡの電圧として読み出すようになっているため、図１に示すように、読出用ビット線RBLA，RBLBが内部ノードＡに接続されている。内部ノードをデータ読出用ノードともいう。
ところで、このようにしてデータの書き込みが行なわれる場合、書込用ビット線対（WBLA,/WBLA）の電圧レベルを反転させる動作を行なったときに、メモリ全体のビット線を流れる合計電流がピークとなり、これが電源ノイズの原因になっていることがわかった。
この場合、電流ピーク波形を鈍らせるために、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり／立ち下がり（rise-fall）を鈍らせるのが望ましい。つまり、書込用ビット線対（WBLA,/WBLA）に供給される電圧を反転させてフリップフロップ回路４にデータを書き込む場合に、書込用ビット線対（WBLA,/WBLA）に供給される電圧のスルーレート［電圧の立ち上がり／立ち下がりの変化率であり、立ち上がり波形／立ち下がり波形の傾きの大きさ（絶対値）で示す］を所定値以下に小さくするのが望ましい。なお、所定値は、電源ノイズの原因にならない程度に電流ピーク波形を所望の値以下に小さくできるように設定すれば良い。
この場合、電流ピーク波形を鈍らせるために、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり／立ち下がり（rise-fall）を鈍らせるのが望ましい。つまり、書込用ビット線対（WBLA,/WBLA）に供給される電圧を反転させてフリップフロップ回路４にデータを書き込む場合に、書込用ビット線対（WBLA,/WBLA）に供給される電圧のスルーレート［電圧の立ち上がり／立ち下がりの変化率であり、立ち上がり波形／立ち下がり波形の傾きの大きさ（絶対値）で示す］を所定値以下に小さくするのが望ましい。なお、所定値は、電源ノイズの原因にならない程度に電流ピーク波形を所望の値以下に小さくできるように設定すれば良い。
特に、図２に示すように、書込用ワード線WL-WAにパルスが入力されている間（即ち、電圧レベルがＨレベルになっている間）に、データの書き込みによってフリップフロップ回路４に保持される電圧、即ち、内部ノードＡの電圧が、Ｈレベル又はＬレベルになる必要がある。つまり、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり／立ち下がり（rise-fall）を鈍らせる場合であっても、書込用ワード線WL-WAにパルスが入力されている間に、内部ノードＡの電圧が、Ｈレベル又はＬレベルになるようにする必要がある。
具体的には、フリップフロップ回路４にＨレベルのデータを書き込む場合、内部ノードＡの電圧の立ち上がりエッジの終端と、書込用ワード線WL-WAに入力されるパルスの立ち下がりエッジとの間にマージン（図２中、矢印で示す）を確保する必要がある。また、フリップフロップ回路４にＬレベルのデータを書き込む場合、内部ノードＡの電圧の立ち下がりエッジの終端と、書込用ワード線WL-WAに入力されるパルスの立ち下がりエッジとの間にマージン（図２中、矢印で示す）を確保する必要がある。
ここで、上述のように構成されるレジスタファイルでは、内部ノードＡの電圧は、Ｌレベルにはなりやすいが、Ｈレベルにはなりにくいという特性がある（図２参照）。
つまり、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｌレベル，Ｈレベル）の状態にしてフリップフロップ回路４にデータを書き込む場合、即ち、内部ノードＡの電圧をＨレベルにする場合、図２に示すように、書込用ビット線対（WBLA,/WBLA）の一方のビット線/WBLAに設けられるライトバッファ２の駆動能力によって、しきい値電圧ＶTHまでは速やかに上昇させることができるが、トランスファーゲートがＮチャネル型トランジスタＴｒ１であるため、それ以上に電圧レベルを高めることができない。
つまり、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｌレベル，Ｈレベル）の状態にしてフリップフロップ回路４にデータを書き込む場合、即ち、内部ノードＡの電圧をＨレベルにする場合、図２に示すように、書込用ビット線対（WBLA,/WBLA）の一方のビット線/WBLAに設けられるライトバッファ２の駆動能力によって、しきい値電圧ＶTHまでは速やかに上昇させることができるが、トランスファーゲートがＮチャネル型トランジスタＴｒ１であるため、それ以上に電圧レベルを高めることができない。
この場合、内部ノードＡの電圧は、フリップフロップ回路４によって徐々に高められることになる。
例えば、フリップフロップ回路４が２つのＣＭＯＳインバータにより構成されている場合には、内部ノードＡの電圧は、ＣＭＯＳインバータを構成するＰチャネル型トランジスタ（負荷トランジスタ；例えばＰＭＯＳ）の駆動能力によって高められることになる。
例えば、フリップフロップ回路４が２つのＣＭＯＳインバータにより構成されている場合には、内部ノードＡの電圧は、ＣＭＯＳインバータを構成するＰチャネル型トランジスタ（負荷トランジスタ；例えばＰＭＯＳ）の駆動能力によって高められることになる。
しかしながら、このＰチャネル型トランジスタは、通常、最小のトランジスタサイズであるため、内部ノードＡの電圧を速やかに上昇させることができず、徐々に高められることになる。
このように、上述のように構成されるレジスタファイルでは、内部ノードＡの電圧は、書込用ビット線対（WBLA,/WBLA）の一方のビット線/WBLAに設けられるライトバッファ２の駆動能力によってしきい値電圧ＶTHまでは速やかに上昇し、その後、Ｐチャネル型トランジスタの駆動能力によって徐々に高められることになる。
このように、上述のように構成されるレジスタファイルでは、内部ノードＡの電圧は、書込用ビット線対（WBLA,/WBLA）の一方のビット線/WBLAに設けられるライトバッファ２の駆動能力によってしきい値電圧ＶTHまでは速やかに上昇し、その後、Ｐチャネル型トランジスタの駆動能力によって徐々に高められることになる。
この場合、内部ノードＡの電圧はＨレベルまで速やかに高まらないため、図２に示すように、書込用ワード線WL-WAに入力されるパルスの立ち下がりエッジまでの間に、あまり大きなマージンがとれない。
なお、Ｐチャネル型トランジスタに代えて抵抗を用いる高抵抗負荷型メモリセルの場合には、内部ノードＡの電圧をＨレベルまで高めるのにさらに時間がかかることになるため、よりマージンが小さくなる。また、本実施形態のように、読出用バッファ５が設けられている場合には、この読出用バッファ５が書き込みの際に負荷になり、内部ノードＡの電圧をＨレベルまで高めるための時間に影響を与え、よりマージンが小さくなることが考えられる。
なお、Ｐチャネル型トランジスタに代えて抵抗を用いる高抵抗負荷型メモリセルの場合には、内部ノードＡの電圧をＨレベルまで高めるのにさらに時間がかかることになるため、よりマージンが小さくなる。また、本実施形態のように、読出用バッファ５が設けられている場合には、この読出用バッファ５が書き込みの際に負荷になり、内部ノードＡの電圧をＨレベルまで高めるための時間に影響を与え、よりマージンが小さくなることが考えられる。
内部ノードＡの電圧は、書込用ビット線対（WBLA,/WBLA）の一方の書込用ビット線/WBLAにライトバッファ２を介して供給される電圧（Ｈレベル）によって高められるため、この書込用ビット線/WBLAに供給される電圧の立ち上がりを鈍らせてしまうと、内部ノードＡの電圧の立ち上がりも鈍ってしまい、場合によっては、書込用ワード線WL-WAにパルスが入力されている間に、内部ノードＡの電圧をＨレベルまで高めることができなくなる。
そこで、本実施形態では、書込用ビット線対（WBLA,/WBLA）の電圧レベル（入力データ電圧レベル）を（Ｌレベル，Ｈレベル）の状態にしてフリップフロップ回路４にデータを書き込む場合、即ち、内部ノードＡの電圧をＨレベルにする場合、図２に示すように、書込用ビット線/WBLAに供給される電圧の立ち上がり波形は鈍らせないようにしている。つまり、書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートは所定値よりも大きくしている。一方、書込用ビット線WBLAに供給される電圧は内部ノードＡの電圧に与える影響が少ないため、図２中、実線で示すように、書込用ビット線WBLAに供給される電圧の立ち下がり波形は鈍らせるようにしている。つまり、書込用ビット線WBLAに供給される電圧の立ち下がり波形のスルーレートを所定値以下に小さくしている。
なお、図２中、点線は立ち下がり波形を鈍らせない場合（立ち下がり波形のスルーレートが所定値よりも大きい場合）を示しており、この場合のスルーレートは、書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートと同じである。また、波形を鈍らせる方法は、図２に示す方法に限られない。つまり、ここでは、波形を鈍らせない場合の立ち下がり波形に対し、立ち下がり波形の始点を一致させ、終点をずらすことで波形を鈍らせているが、例えば、立ち下がり波形の始点をずらし、終点を一致させることで波形を鈍らせるようにしても良いし、立ち下がり波形の始点及び終点の双方をずらすことで波形を鈍らせるようにしても良い。
一方、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｈレベル，Ｌレベル）の状態にしてフリップフロップ回路４にデータを書き込む場合、即ち、内部ノードＡの電圧をＬレベルにする場合、速やかにＬレベルにすることができるため、図２に示すように、書込用ワード線WL-WAに入力されるパルスの立ち下がりエッジまでの間に、大きなマージンがある。
このため、書込用ビット線/WBLAに供給される電圧の立ち下がり波形や書込用ビット線WBLAに供給される電圧の立ち上がり波形を鈍らせ、この結果、内部ノードＡの電圧の立ち下がりが遅れてしまったとしても、書込用ワード線WL-WAにパルスが入力されている間に、内部ノードＡの電圧をＬレベルすることができる。
そこで、本実施形態では、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｈレベル，Ｌレベル）の状態にしてフリップフロップ回路４にデータを書き込む場合、即ち、内部ノードＡの電圧をＬレベルにする場合、図２中、実線で示すように、書込用ビット線/WBLAに供給される電圧の立ち下がり波形、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形をいずれも鈍らせるようにしている。つまり、書込用ビット線/WBLAに供給される電圧の立ち下がり波形のスルーレート、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形のスルーレートをいずれも所定値以下に小さくしている。
そこで、本実施形態では、書込用ビット線対（WBLA,/WBLA）の電圧レベルを（Ｈレベル，Ｌレベル）の状態にしてフリップフロップ回路４にデータを書き込む場合、即ち、内部ノードＡの電圧をＬレベルにする場合、図２中、実線で示すように、書込用ビット線/WBLAに供給される電圧の立ち下がり波形、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形をいずれも鈍らせるようにしている。つまり、書込用ビット線/WBLAに供給される電圧の立ち下がり波形のスルーレート、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形のスルーレートをいずれも所定値以下に小さくしている。
なお、図２中、点線は立ち下がり波形及び立ち上がり波形を鈍らせない場合（立ち下がり波形及び立ち上がり波形のスルーレートが所定値よりも大きい場合）を示しており、この場合のスルーレートは、書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートと同じである。また、波形を鈍らせる方法は、図２に示す方法に限られない。つまり、ここでは、波形を鈍らせない場合の立ち下がり波形又は立ち上がり波形に対し、立ち下がり波形又は立ち上がり波形の始点を一致させ、終点をずらすことで波形を鈍らせているが、例えば、立ち下がり波形又は立ち上がり波形の始点をずらし、終点を一致させることで波形を鈍らせるようにしても良いし、立ち下がり波形又は立ち上がり波形の始点及び終点の双方をずらすことで波形を鈍らせるようにしても良い。
この場合、図２中、実線で示すように、内部ノードＡの電圧の立ち下がりエッジは遅れることになる。なお、図２中、点線は立ち下がり波形及び立ち上がり波形を鈍らせない場合の内部ノードＡの電圧の立ち下がりエッジを示している。
このように、本実施形態では、フリップフロップ回路４にＨレベルのデータを書き込む場合、即ち、内部ノードＡの電圧をＨレベルにする場合に、図２中、実線で示すように、プルアップさせる（電圧を上げる側の）書込用ビット線/WBLAに供給される電圧の立ち上がり波形に対して、プルダウンさせる（電圧を下げる側の）書込用ビット線WBLAに供給される電圧の立ち下がり波形を鈍らせるようにしている。つまり、プルアップさせる書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレート（傾きの大きさ；絶対値）に対して、プルダウンさせる書込用ビット線WBLAに供給される電圧の立ち下がり波形のスルーレートを小さくしている。
このように、本実施形態では、フリップフロップ回路４にＨレベルのデータを書き込む場合、即ち、内部ノードＡの電圧をＨレベルにする場合に、図２中、実線で示すように、プルアップさせる（電圧を上げる側の）書込用ビット線/WBLAに供給される電圧の立ち上がり波形に対して、プルダウンさせる（電圧を下げる側の）書込用ビット線WBLAに供給される電圧の立ち下がり波形を鈍らせるようにしている。つまり、プルアップさせる書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレート（傾きの大きさ；絶対値）に対して、プルダウンさせる書込用ビット線WBLAに供給される電圧の立ち下がり波形のスルーレートを小さくしている。
一方、フリップフロップ回路４にＬレベルのデータを書き込む場合、即ち、内部ノードＡの電圧をＬレベルにする場合に、図２中、実線で示すように、上述のＨレベルのデータを書き込む場合の書込用ビット線/WBLAに供給される電圧の立ち上がり波形に対して、書込用ビット線/WBLAに供給される電圧の立ち下がり波形、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形を鈍らせるようにしている。つまり、上述のＨレベルのデータを書き込む場合の書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートに対して、書込用ビット線/WBLAに供給される電圧の立ち下がり波形のスルーレート、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形のスルーレートを小さくしている。
なお、ここでは、電流ピーク波形をできるだけ鈍らせるために、フリップフロップ回路４にＨレベルのデータを書き込む場合にプルアップさせる書込用ビット線/WBLAに供給される電圧の波形（立ち上がり波形）以外の波形、即ち、フリップフロップ回路４にＨレベルのデータを書き込む場合にプルダウンさせる書込用ビット線WBLAに供給される電圧の波形（立ち下がり波形）、フリップフロップ回路４にＬレベルのデータを書き込む場合にプルダウンさせる書込用ビット線対/WBLAに供給される電圧の立ち下がり波形、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形を鈍らせるようにしているが、電流ピーク波形を十分に鈍らせることができるのであれば、フリップフロップ回路４にＬレベルのデータを書き込む場合にプルダウンさせる書込用ビット線対/WBLAに供給される電圧の立ち下がり波形、及び、書込用ビット線WBLAに供給される電圧の立ち上がり波形のいずれか一方を鈍らせるようにしても良い。
具体的には、以下のようにして、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形を鈍らせるようにしている。
つまり、本実施形態では、図３（Ａ），（Ｂ）に示すように、書込用ビット線対（WBLA,/WBLA）に設けられるライトバッファ（駆動バッファ，バッファ回路，駆動回路；ここでは２つのＣＭＯＳインバータにより構成される）２，３のサイズを所定サイズ以下に小さくする（即ち、駆動能力を低下させる）ことで、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形を鈍らせる、即ち、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形のスルーレートを所定値以下に小さくしている。なお、所定サイズは、スルーレートを所定値以下にすることができるサイズとして設定される。
つまり、本実施形態では、図３（Ａ），（Ｂ）に示すように、書込用ビット線対（WBLA,/WBLA）に設けられるライトバッファ（駆動バッファ，バッファ回路，駆動回路；ここでは２つのＣＭＯＳインバータにより構成される）２，３のサイズを所定サイズ以下に小さくする（即ち、駆動能力を低下させる）ことで、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形を鈍らせる、即ち、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形のスルーレートを所定値以下に小さくしている。なお、所定サイズは、スルーレートを所定値以下にすることができるサイズとして設定される。
ここでは、図３（Ａ）に示すように、書込用ビット線WBLAに設けられるライトバッファ３を構成する後段のＣＭＯＳインバータＩＮＶ３のＰチャネル型トランジスタ（Ｐｃｈ）とＮチャネル型トランジスタ（Ｎｃｈ）の双方のサイズを所定サイズ以下に小さくすることで、プルダウン側（電圧を下げる側）及びプルアップ側（電圧を上げる側）の双方の駆動能力を所定駆動能力以下に低下させている。
また、図３（Ｂ）の等価回路に示すように、書込用ビット線/WBLAに設けられるライトバッファ２を構成する後段のＣＭＯＳインバータＩＮＶ４のＮチャネル型トランジスタ（Ｎｃｈ）のサイズを所定サイズ以下に小さくすることで、プルダウン側の駆動能力を所定駆動能力以下に低下させている。一方、書込用ビット線/WBLAに設けられるライトバッファを構成する後段のＣＭＯＳインバータＩＮＶ４のＰチャネル型トランジスタ（Ｐｃｈ）のサイズは所定サイズよりも大きくし、プルアップ側の駆動能力が所定駆動能力よりも高くなるようにしている。
なお、ここでは、書込用ビット線/WBLAに設けられるライトバッファ２を構成する後段のＣＭＯＳインバータＩＮＶ４を、Ｎチャネル型トランジスタ（Ｎｃｈ）のサイズとＰチャネル型トランジスタ（Ｐｃｈ）のサイズとがアンバランスになるように構成しているが、これに限られるものではなく、例えば、Ｎチャネル型トランジスタのサイズとＰチャネル型トランジスタのサイズとがいずれも所定サイズよりも大きいＣＭＯＳインバータと、Ｎチャネル型トランジスタのサイズとＰチャネル型トランジスタのサイズとがいずれも所定サイズ以下のＣＭＯＳインバータとを並列に設け、プルアップの場合とプルダウンの場合とでスイッチングするように構成しても良い。
このように、本実施形態では、書込用ビット線/WBLAに設けられるライトバッファ２の電圧を上げる場合の駆動能力よりも、書込用ビット線WBLAに設けられるライトバッファ３の電圧を下げる場合の駆動能力が低くなるようにしている。
また、書込用ビット線/WBLAに設けられるライトバッファ２の電圧を上げる場合の駆動能力よりも、書込用ビット線/WBLAに設けられるライトバッファ２の電圧を下げる場合の駆動能力又は書込用ビット線WBLAに設けられるライトバッファ３の電圧を上げる場合の駆動能力が低くなるようにしている。
また、書込用ビット線/WBLAに設けられるライトバッファ２の電圧を上げる場合の駆動能力よりも、書込用ビット線/WBLAに設けられるライトバッファ２の電圧を下げる場合の駆動能力又は書込用ビット線WBLAに設けられるライトバッファ３の電圧を上げる場合の駆動能力が低くなるようにしている。
したがって、本実施形態にかかる半導体装置によれば、データの書き込みの際に、書込用ビット線対（WBLA,/WBLA）の電圧レベルを反転させる動作を行なった場合に、図２中、実線で示すように、ビット線を流れる電流波形のピークを鈍らせることができ、これにより、電源ノイズを低減させることができるという利点がある。また、電流波形のピークを鈍らせることができるため、低消費電力化にも寄与することになる。特に、本実施形態のように、マルチポートレジスタファイルである場合には、複数の書込用ビット線対（WBLA,/WBLA）が設けられることになるため、低消費電力化を図る上で効果が高い。なお、図２中、点線は書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形を鈍らせない場合の電流波形のピークを示している。
なお、上述の実施形態では、２Ｒ２Ｗのレジスタファイルを例に説明しているが、ポート数はこれに限られるものではない。例えば、１つの書き込みポート及び１つの読み出しポートを有するもの（１Ｒ１ＷのＲＦ）、２つの書き込み／読み出しポートを有するもの（２ＲＷ）などのマルチポートを有するものであっても良いし、１つの書き込み／読み出しポートを有するもの（１ＲＷ）などのシングルポートを有するものであっても良い。また、本実施形態のものに対して、さらにポート数を拡張しても良い。つまり、書込用ビット線対を有し、書込用ビット線対に供給される電圧を反転させてフリップフロップ回路にデータを書き込むものであれば、上述の実施形態のものと同様に、メモリ全体のビット線に流れる合計ピーク電流が大きくなってしまい、電源ノイズの原因となるという課題があるため、本発明を適用できる。
なお、上述の実施形態では、内部ノードＡの電圧を読出用ビット線RBLA，RBLBを介して読み出すことで、フリップフロップ回路に書き込まれたデータを読み出すようにしているが、例えば内部ノードＡの対角に位置する内部ノードＢの電圧を、別に設けられる読出用ビット線（図示せず）を介して読み出すように構成することもでき、この場合にも、本発明を適用することができる。
（第２実施形態）
次に、本発明の第２実施形態にかかる半導体装置について、図４，図５を参照しながら説明する。
（第２実施形態）
次に、本発明の第２実施形態にかかる半導体装置について、図４，図５を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態で、書込用ビット線対（WBLA,/WBLA）に供給される電圧を反転させてフリップフロップ回路４にデータを書き込む場合に、電流ピーク波形を鈍らせるために、書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形のスルーレートを所定値以下に小さくするようにしているのに対し、図４中、実線で示すように、書込用ビット線対（WBLA,/WBLA）のいずれか一方の書込用ビット線/WBLAに供給される電圧（入力データ電圧）の反転タイミング（入力タイミング）に対して、他方の書込用ビット線WBLAに供給される電圧の反転タイミングをずらす（スキューをつける）ようにしている点が異なる。なお、図４中、点線は反転タイミングをずらさない場合を示している。
この場合、図４中、実線で示すように、内部ノードＡの電圧の立ち下がりエッジは遅れることになる。なお、図４中、点線は反転タイミングをずらさない場合の内部ノードＡの電圧の立ち下がりエッジを示している。
特に、本実施形態では、図４中、実線で示すように、フリップフロップ回路にＨレベルのデータを書き込む場合に、書込用ビット線対（WBLA,/WBLA）の電圧を上げる側（プルアップ側）の書込用ビット線/WBLAに供給される電圧の反転タイミングに対して、電圧を下げる側（プルダウン側）の書込用ビット線WBLAに供給される電圧の反転タイミングを遅らせるようにしている。
特に、本実施形態では、図４中、実線で示すように、フリップフロップ回路にＨレベルのデータを書き込む場合に、書込用ビット線対（WBLA,/WBLA）の電圧を上げる側（プルアップ側）の書込用ビット線/WBLAに供給される電圧の反転タイミングに対して、電圧を下げる側（プルダウン側）の書込用ビット線WBLAに供給される電圧の反転タイミングを遅らせるようにしている。
このようにしているのは、上述の第１実施形態において説明したように、フリップフロップ回路４にＨレベルのデータを書き込む場合には、図４に示すように、書込用ワード線WL-WAに入力されるパルスの立ち下がりエッジまでの間に、あまり大きなマージンがないからである。
具体的には、以下のようにして、書込用ビット線対（WBLA,/WBLA）の電圧を上げる側の書込用ビット線/WBLAに供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線WBLAに供給される電圧の反転タイミングを遅らせるようにしている。
具体的には、以下のようにして、書込用ビット線対（WBLA,/WBLA）の電圧を上げる側の書込用ビット線/WBLAに供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線WBLAに供給される電圧の反転タイミングを遅らせるようにしている。
つまり、本実施形態では、図５に示すように、書込用ビット線対（WBLA,/WBLA）のいずれか一方の書込用ビット線WBLAにディレイ用バッファ（ディレイ回路；２つのＣＭＯＳインバータにより構成される）６を設けることで、書込用ビット線対（WBLA,/WBLA）の電圧を上げる側の書込用ビット線/WBLAに供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線WBLAに供給される電圧の反転タイミングを所定時間だけ遅らせるようにしている。なお、所定時間は、電源ノイズの原因にならない程度に電流ピーク波形を所望の値以下に小さくできるように設定すれば良い。また、図５では、上述の第１実施形態と同じものには同一の符号を付している。
ここでは、図５（Ａ）に示すように、書込用ビット線対（WBLA,/WBLA）のいずれか一方の書込用ビット線WBLAに設けられるライトバッファ（駆動バッファ，バッファ回路，駆動回路）３′を構成する２つのＣＭＯＳインバータＩＮＶ６，ＩＮＶ７の間にディレイ用バッファ６を構成する２つのＣＭＯＳインバータＩＮＶ８，ＩＮＶ９を直列に設けている。
本実施形態では、図５（Ｂ）の等価回路に示すように、書込用ビット線対（WBLA,/WBLA）にそれぞれ設けられるライトバッファ２′，３′を、いずれも所定サイズよりも大きくしている。つまり、ライトバッファ２′，３′を構成する後段のＣＭＯＳインバータＩＮＶ５，ＩＮＶ６のＰチャネル型トランジスタ（Ｐｃｈ）及びＮチャネル型トランジスタ（Ｎｃｈ）のサイズを所定サイズよりも大きくし、プルアップ側及びプルダウン側の駆動能力が所定駆動能力よりも高くなるようにしている。
本実施形態では、図５（Ｂ）の等価回路に示すように、書込用ビット線対（WBLA,/WBLA）にそれぞれ設けられるライトバッファ２′，３′を、いずれも所定サイズよりも大きくしている。つまり、ライトバッファ２′，３′を構成する後段のＣＭＯＳインバータＩＮＶ５，ＩＮＶ６のＰチャネル型トランジスタ（Ｐｃｈ）及びＮチャネル型トランジスタ（Ｎｃｈ）のサイズを所定サイズよりも大きくし、プルアップ側及びプルダウン側の駆動能力が所定駆動能力よりも高くなるようにしている。
なお、その他の構成は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
したがって、本実施形態にかかる半導体装置によれば、データの書き込みの際に、書込用ビット線対（WBLA,/WBLA）の電圧レベルを反転させる動作を行なった場合に、図４中、実線で示すように、ビット線を流れる電流波形のピークを鈍らせることができ、これにより、電源ノイズを低減させることができるという利点がある。また、電流波形のピークを鈍らせることができるため、低消費電力化にも寄与することになる。特に、本実施形態のように、マルチポートレジスタファイルである場合には、複数の書込用ビット線対（WBLA,/WBLA）が設けられることになるため、低消費電力化を図る上で効果が高い。なお、図４中、点線は反転タイミングをずらさない場合の電流波形のピークを示している。
（第３実施形態）
次に、本発明の第３実施形態にかかる半導体装置について、図６，図７を参照しながら説明する。
したがって、本実施形態にかかる半導体装置によれば、データの書き込みの際に、書込用ビット線対（WBLA,/WBLA）の電圧レベルを反転させる動作を行なった場合に、図４中、実線で示すように、ビット線を流れる電流波形のピークを鈍らせることができ、これにより、電源ノイズを低減させることができるという利点がある。また、電流波形のピークを鈍らせることができるため、低消費電力化にも寄与することになる。特に、本実施形態のように、マルチポートレジスタファイルである場合には、複数の書込用ビット線対（WBLA,/WBLA）が設けられることになるため、低消費電力化を図る上で効果が高い。なお、図４中、点線は反転タイミングをずらさない場合の電流波形のピークを示している。
（第３実施形態）
次に、本発明の第３実施形態にかかる半導体装置について、図６，図７を参照しながら説明する。
本実施形態にかかる半導体装置は、上述の第１実施形態のものと第２実施形態のものとを組み合わせたものである。つまり、本実施形態では、図７（Ａ），（Ｂ）に示すように、書込用ビット線対（WBLA,/WBLA）に供給される電圧を反転させてフリップフロップ回路４にデータを書き込む場合に、上述の第２実施形態のように、書込用ビット線対（WBLA,/WBLA）のいずれか一方の書込用ビット線/WBLAに供給される電圧（入力データ電圧）の反転タイミング（入力タイミング）に対して、他方の書込用ビット線WBLAに供給される電圧の反転タイミングをずらすとともに、上述の第１実施形態のように、書込用ビット線/WBLAに供給される電圧の立ち下がり波形のスルーレートを所定値以下に小さくするようにしている。なお、図７（Ａ），（Ｂ）では、上述の第１実施形態，第２実施形態と同じものには同一の符号を付している。
具体的には、図７（Ａ），（Ｂ）に示すように、上述の第２実施形態の構成において、書込用ビット線/WBLAに設けられるライトバッファ２′を、上述の第１実施形態のライトバッファ２に代えている。つまり、本実施形態では、書込用ビット線/WBLAに設けられるライトバッファ２を構成する後段のＣＭＯＳインバータのＮチャネル型トランジスタのサイズを所定サイズ以下に小さくすることで、プルダウン側の駆動能力を所定駆動能力以下に低下させている。一方、書込用ビット線/WBLAに設けられるライトバッファ２を構成する後段のＣＭＯＳインバータのＰチャネル型トランジスタのサイズは所定サイズよりも大きくし、プルアップ側の駆動能力が所定駆動能力よりも高くなるようにしている。
これにより、図６中、実線で示すように、書込用ビット線対/WBLAに供給される電圧の立ち下がり波形を鈍らせる、即ち、書込用ビット線対/WBLAに供給される電圧の立ち下がり波形のスルーレートを所定値以下に小さくしている。
つまり、フリップフロップ回路４にＬレベルのデータを書き込む場合に、Ｈレベルのデータを書き込む場合の書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートに対して、書込用ビット線/WBLAに供給される電圧の立ち下がり波形のスルーレートを小さくするようにしている。
つまり、フリップフロップ回路４にＬレベルのデータを書き込む場合に、Ｈレベルのデータを書き込む場合の書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートに対して、書込用ビット線/WBLAに供給される電圧の立ち下がり波形のスルーレートを小さくするようにしている。
なお、図６中、点線は立ち下がり波形を鈍らせない場合（立ち下がり波形のスルーレートが所定値よりも大きい場合）を示しており、この場合のスルーレートは、書込用ビット線/WBLAに供給される電圧の立ち上がり波形のスルーレートと同じである。また、波形を鈍らせる方法は、図６に示す方法に限られない。つまり、ここでは、波形を鈍らせない場合の立ち下がり波形に対し、立ち下がり波形の始点を一致させ、終点をずらすことで波形を鈍らせているが、例えば、立ち下がり波形の始点をずらし、終点を一致させることで波形を鈍らせるようにしても良いし、立ち下がり波形の始点及び終点の双方をずらすことで波形を鈍らせるようにしても良い。
なお、その他の構成は、上述の第１実施形態又は第２実施形態のものと同じであるため、ここでは、説明を省略する。
したがって、本実施形態にかかる半導体装置によれば、データの書き込みの際に、書込用ビット線対（WBLA,/WBLA）の電圧レベルを反転させる動作を行なった場合に、図６中、実線で示すように、ビット線を流れる電流波形のピークを鈍らせることができ、これにより、電源ノイズを低減させることができるという利点がある。また、電流波形のピークを鈍らせることができるため、低消費電力化にも寄与することになる。特に、本実施形態のように、マルチポートレジスタファイルである場合には、複数の書込用ビット線対（WBLA,/WBLA）が設けられることになるため、低消費電力化を図る上で効果が高い。なお、図６中、点線は書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形を鈍らせない場合の電流波形のピークを示している。
したがって、本実施形態にかかる半導体装置によれば、データの書き込みの際に、書込用ビット線対（WBLA,/WBLA）の電圧レベルを反転させる動作を行なった場合に、図６中、実線で示すように、ビット線を流れる電流波形のピークを鈍らせることができ、これにより、電源ノイズを低減させることができるという利点がある。また、電流波形のピークを鈍らせることができるため、低消費電力化にも寄与することになる。特に、本実施形態のように、マルチポートレジスタファイルである場合には、複数の書込用ビット線対（WBLA,/WBLA）が設けられることになるため、低消費電力化を図る上で効果が高い。なお、図６中、点線は書込用ビット線対（WBLA,/WBLA）に供給される電圧の立ち上がり波形／立ち下がり波形を鈍らせない場合の電流波形のピークを示している。
なお、本発明は、上述した実施形態に限定されず、上記以外にも、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述の第３実施形態において、反転タイミングをずらす（遅らせる）方の書込用ビット線WBLAに供給される電圧（入力データ電圧）の立ち上がり波形／立ち下がり波形のスルーレートを、第１実施形態と同様に、所定値以下に小さくする（鈍らせる）ようにしても良い。
例えば、上述の第３実施形態において、反転タイミングをずらす（遅らせる）方の書込用ビット線WBLAに供給される電圧（入力データ電圧）の立ち上がり波形／立ち下がり波形のスルーレートを、第１実施形態と同様に、所定値以下に小さくする（鈍らせる）ようにしても良い。
（付記１）
データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対に供給される電圧のスルーレートを所定値以下にするように構成されることを特徴とする、半導体装置。
データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対に供給される電圧のスルーレートを所定値以下にするように構成されることを特徴とする、半導体装置。
（付記２）
前記トランスファーゲートが、Ｎチャネル型トランジスタであり、
前記フリップフロップ回路にＨレベルのデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、他方の書込用ビット線に供給される電圧の立ち下がり波形のスルーレートを小さくするように構成されることを特徴とする、付記１記載の半導体装置。
前記トランスファーゲートが、Ｎチャネル型トランジスタであり、
前記フリップフロップ回路にＨレベルのデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、他方の書込用ビット線に供給される電圧の立ち下がり波形のスルーレートを小さくするように構成されることを特徴とする、付記１記載の半導体装置。
（付記３）
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記一方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力よりも、前記他方の書込用ビット線に設けられるバッファの電圧を下げる場合の駆動能力が低くなるように構成されることを特徴とする、付記１又は２記載の半導体装置。
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記一方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力よりも、前記他方の書込用ビット線に設けられるバッファの電圧を下げる場合の駆動能力が低くなるように構成されることを特徴とする、付記１又は２記載の半導体装置。
（付記４）
前記フリップフロップ回路にＬレベルのデータを書き込む場合に、Ｈレベルのデータを書き込む場合の前記一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、前記一方の書込用ビット線に供給される電圧の立ち下がり波形又は前記他方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートを小さくするように構成されることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
前記フリップフロップ回路にＬレベルのデータを書き込む場合に、Ｈレベルのデータを書き込む場合の前記一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、前記一方の書込用ビット線に供給される電圧の立ち下がり波形又は前記他方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートを小さくするように構成されることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記一方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力よりも、前記一方の書込用ビット線に設けられるバッファの電圧を下げる場合の駆動能力又は前記他方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力が低くなるように構成されることを特徴とする、付記４記載の半導体装置。
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記一方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力よりも、前記一方の書込用ビット線に設けられるバッファの電圧を下げる場合の駆動能力又は前記他方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力が低くなるように構成されることを特徴とする、付記４記載の半導体装置。
（付記６）
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記書込用ビット線対のいずれか一方の書込用ビット線に設けられるバッファは、電圧を上げる側の駆動能力が所定駆動能力よりも高くなり、電圧を下げる側の駆動能力が所定駆動能力以下に小さくなるように構成され、
他方の書込用ビット線に設けられるバッファは、電圧を上げる側及び電圧を下げる側の駆動能力が所定駆動能力以下に小さくなるように構成されることを特徴とする、付記１記載の半導体装置。
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記書込用ビット線対のいずれか一方の書込用ビット線に設けられるバッファは、電圧を上げる側の駆動能力が所定駆動能力よりも高くなり、電圧を下げる側の駆動能力が所定駆動能力以下に小さくなるように構成され、
他方の書込用ビット線に設けられるバッファは、電圧を上げる側及び電圧を下げる側の駆動能力が所定駆動能力以下に小さくなるように構成されることを特徴とする、付記１記載の半導体装置。
（付記７）
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の反転タイミングに対して、前記他方の書込用ビット線に供給される電圧の反転タイミングをずらすように構成されることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の反転タイミングに対して、前記他方の書込用ビット線に供給される電圧の反転タイミングをずらすように構成されることを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
（付記８）
データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の反転タイミングに対して、他方の書込用ビット線に供給される電圧の反転タイミングをずらすように構成されることを特徴とする、半導体装置。
データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の反転タイミングに対して、他方の書込用ビット線に供給される電圧の反転タイミングをずらすように構成されることを特徴とする、半導体装置。
（付記９）
前記トランスファーゲートが、Ｎチャネル型トランジスタであり、
前記フリップフロップ回路にＨレベルのデータを書き込む場合に、前記書込用ビット線対の電圧を上げる側の書込用ビット線に供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線に供給される電圧の反転タイミングを遅らせるように構成されることを特徴とする、付記８記載の半導体装置。
前記トランスファーゲートが、Ｎチャネル型トランジスタであり、
前記フリップフロップ回路にＨレベルのデータを書き込む場合に、前記書込用ビット線対の電圧を上げる側の書込用ビット線に供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線に供給される電圧の反転タイミングを遅らせるように構成されることを特徴とする、付記８記載の半導体装置。
（付記１０）
前記書込用ビット線対として、複数の書込用ビット線対を備えることを特徴とする、付記１〜９のいずれか１項に記載の半導体装置。
（付記１１）
前記メモリセルからデータを読み出すための読出用ビット線を備え、
前記読出用ビット線にバッファを備えることを特徴とする、付記１〜１０のいずれか１項に記載の半導体装置。
前記書込用ビット線対として、複数の書込用ビット線対を備えることを特徴とする、付記１〜９のいずれか１項に記載の半導体装置。
（付記１１）
前記メモリセルからデータを読み出すための読出用ビット線を備え、
前記読出用ビット線にバッファを備えることを特徴とする、付記１〜１０のいずれか１項に記載の半導体装置。
（付記１２）
前記フリップフロップ回路が、２つのＣＭＯＳインバータをクロスカップルして構成されることを特徴とする、付記１〜１１のいずれか１項に記載の半導体装置。
前記フリップフロップ回路が、２つのＣＭＯＳインバータをクロスカップルして構成されることを特徴とする、付記１〜１１のいずれか１項に記載の半導体装置。
１ メモリセル
２，２′，３，３′ ライトバッファ
４ フリップフロップ回路
５ 読出用バッファ
６ ディレイ用バッファ
Ａ，Ｂ ノード
Ｔｒ１〜Ｔｒ６ トランジスタ
ＩＮＶ１〜ＩＮＶ９ インバータ
２，２′，３，３′ ライトバッファ
４ フリップフロップ回路
５ 読出用バッファ
６ ディレイ用バッファ
Ａ，Ｂ ノード
Ｔｒ１〜Ｔｒ６ トランジスタ
ＩＮＶ１〜ＩＮＶ９ インバータ
Claims (8)
- データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記トランスファーゲートが、Ｎチャネル型トランジスタであり、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にＨレベルのデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、他方の書込用ビット線に供給される電圧の立ち下がり波形のスルーレートを小さくするように構成されることを特徴とする、半導体装置。 - 前記書込用ビット線対にはそれぞれバッファが設けられており、
前記一方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力よりも、前記他方の書込用ビット線に設けられるバッファの電圧を下げる場合の駆動能力が低くなるように構成されることを特徴とする、請求項１記載の半導体装置。 - 前記フリップフロップ回路にＬレベルのデータを書き込む場合に、Ｈレベルのデータを書き込む場合の前記一方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートに対して、前記一方の書込用ビット線に供給される電圧の立ち下がり波形又は前記他方の書込用ビット線に供給される電圧の立ち上がり波形のスルーレートを小さくするように構成されることを特徴とする、請求項１又は２に記載の半導体装置。
- 前記書込用ビット線対にはそれぞれバッファが設けられており、
前記一方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力よりも、前記一方の書込用ビット線に設けられるバッファの電圧を下げる場合の駆動能力又は前記他方の書込用ビット線に設けられるバッファの電圧を上げる場合の駆動能力が低くなるように構成されることを特徴とする、請求項３記載の半導体装置。 - データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対に供給される電圧のスルーレートを所定値以下にするように構成され、
前記書込用ビット線対にはそれぞれバッファが設けられており、
前記書込用ビット線対のいずれか一方の書込用ビット線に設けられるバッファは、電圧を上げる側の駆動能力が所定駆動能力よりも高くなり、電圧を下げる側の駆動能力が所定駆動能力以下に小さくなるように構成され、
他方の書込用ビット線に設けられるバッファは、電圧を上げる側及び電圧を下げる側の駆動能力が所定駆動能力以下に小さくなるように構成されることを特徴とする、半導体装置。 - 前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にデータを書き込む場合に、前記書込用ビット線対のいずれか一方の書込用ビット線に供給される電圧の反転タイミングに対して、前記他方の書込用ビット線に供給される電圧の反転タイミングをずらすように構成されることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
- データを保持するフリップフロップ回路と、トランスファーゲートとを含むメモリセルと、
前記メモリセルにデータを書き込むための書込用ビット線対とを備え、
前記トランスファーゲートが、Ｎチャネル型トランジスタであり、
前記書込用ビット線対に供給される電圧を反転させて前記フリップフロップ回路にＨレベルのデータを書き込む場合に、前記書込用ビット線対の電圧を上げる側の書込用ビット線に供給される電圧の反転タイミングに対して、電圧を下げる側の書込用ビット線に供給される電圧の反転タイミングを遅らせるように構成されることを特徴とする、半導体装置。 - 前記メモリセルからデータを読み出すための読出用ビット線を備え、
前記読出用ビット線にバッファを備えることを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
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