JP2006059520A

JP2006059520A - メモリセル

Info

Publication number: JP2006059520A
Application number: JP2005236210A
Authority: JP
Inventors: Atsushi Kawasumi; 篤川澄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-08-18
Filing date: 2005-08-17
Publication date: 2006-03-02
Also published as: US7009871B1; US20060039180A1

Abstract

【課題】本発明は、メモリセルの不安定性に対し、従来の設計より安定し、それ故、セルの読み出し時にエラーが少なくなるようなセルを有する半導体装置を提供することがすることを目的とする。
【解決手段】ＳＲＡＭ構造のメモリセルにおいて、ソース及びドレインの一方が前記第２のビット線と接続し、ゲートが前記ワード線と接続する第３のトランジスタ並びにソース及びドレインの一方が前記第３のトランジスタの他方のソース及びドレインと接続し、ソース及びドレインの他方が接地に接続し、かつ、ゲートが前記第１のデータノードと接続する第４のトランジスタを有することを特徴とする。
【選択図】図３

Description

本発明は一般的な電子回路の分野、特にメモリセルの分野に関連する。

コンピュータシステム或いは他の電子部品は、通常、情報を格納するための手段を必要とする。

それらの手段には、コンピュータ或いは他の電子部品が使用しているデータ格納のための、より小型のメモリシステムと同様に、大量データを永続的に保持可能な記憶部品を含んでいる場合がある。データを格納するために現在使われているメモリシステムには、読み出し専用メモリ（ＲＯＭ）およびランダムアクセスメモリ（ＲＡＭ）の両方が含まれている。

ＲＡＭは、通常、電子部品における動作用のメモリとして用いられる。ＲＡＭは、プロセッサからアクセスされる必要があり、また、修正される必要のあるデータを格納する部品として用いられる。即ち、ＲＡＭのデータは変更可能である。これと対照的に、ＲＯＭに保存されたデータは変更できず、読み出し専用である。コンピュータおよび他の電子部品に用いられるＲＡＭに対して、非常に多くの要求が出されている。何故なら、ＲＡＭがより多くの素子数を有すると、プロセッサがより多くのデータを容易にアクセス可能になるからである。例えば、コンピュータにおいて、利用可能なより多くのＲＡＭが存在すると、ＲＡＭと永続的にデータ保持可能な電子部品、例えばハードディスクドライブ、との間でのデータ交換なしで、コンピュータがより多くの（或いは、より大きい）ソフトウェアアプリケーションを実行することが可能になる。

ＲＡＭには、種々の異なった型がある。例えば、ダイナミックＲＡＭ（ＤＲＡＭ）は、しばしばコンピュータに用いられる。ＤＲＡＭの"ダイナミック"な面として、セルに格納されたデータを維持するためにＤＲＡＭメモリセルを周期的にリフレッシュする必要があるという事実に眼を向ける必要がある。ＤＲＡＭセルがリフレッシュされない場合、もとのデータは失われるであろう。スタティックＲＡＭ（ＳＲＡＭ）は、しばしばコンピュータに用いられる別の型のＲＡＭである。ＳＲＡＭの"スタティック" な面として、ＤＲＡＭセルと同じような方法でＳＲＡＭセルをリフレッシュする必要なないという事実に眼を向ける必要がある。

ＳＲＡＭメモリはＤＲＡＭメモリに対して多くの優位性を持っている。上記に示したように、ＳＲＡＭセルは保有しているデータを維持するためのリフレッシュは行わない。加えて、通常、ＳＲＡＭはＤＲＡＭよりもはるかに速度が大きい。例えば、多くのＤＲＡＭセルのアクセスタイムが６０ナノ秒に近いのに対し、通常のＳＲＡＭセルの多くは、１ナノ秒以下のアクセスタイムである。更に、ＳＲＡＭメモリはアクセス間にポーズを必要としないので、ＳＲＡＭセルをアクセスするサイクルタイムは、通常、ＤＲＡＭセルをアクセスするサイクルタイムよりもはるかに短い。

ＳＲＡＭメモリはＤＲＡＭメモリに対して多くの優位性を有するが、一方、多くの不利な点も持っている。例えば、通常のＳＲＡＭは製造コストの点で、ＤＲＡＭよりもはるかに費用が高くなる。ＳＲＡＭのコストはＤＲＡＭと比較してはるかに高いので、ＤＲＡＭがプロセッサのメインメモリに使用されるのに対し、ＳＲＡＭがキャッシュメモリとして使われることが一般的である（例えば、特許文献１参照。）。

ＳＲＡＭメモリセルは更に動作が不安定な場合がある。即ち、セルからデータが読み出される時、セルのデータは実際エラーになる場合がある。この問題は次のような事象から生ずる。ＳＲＡＭセルは、セルをプレチャージビット線へ結合し、結合されたセルをこれらのビット線のレベルに引き下げることによって、データを読み出す。言い換えると、ビット線のハイレベル電圧は、ＳＲＡＭセルのロウレベル電圧と結合し、ビット線電圧を下降させ、ＳＲＡＭセル電圧を上昇させようとする。ビット線の電圧下降は、検知され、増幅され、接続するプロセッサにデータが供給される。

しかし、ＳＲＡＭセルの電圧上昇はセルに格納されたデータにエラーを生じる場合がある。その理由は以下のようである。セルに格納された論理「０」（以降、「０」）に相当する始めのロウレベル電圧と、アクセスの結果得られるハイレベル電圧が、データをあいまいにする可能性があり、そのため、フリップフロップ回路に対してさえも、論理「１」（以降、「１」）の結果をもたらす場合がある。

もしメモリセルの各部分を構成するトランジスタが互いに、精確に同一であれば、セル内のデータがエラーを起こす確率は比較的低い。しかし、実際問題として、トランジスタは同一ではなく、わずかな変動が存在し、個々の応答において、わずかな変動を引き起こす。例えば、各々のトランジスタは関連した閾値電圧をもち、そのトランジスタの応答に影響を与える。トランジスタ間に製造差があるため、閾値電圧の変動が存在し、それが次のトランジスタの応答に変動をもたらす。閾値電圧の変動はトランジスタ寸法の微細化と共に増加するため、これらの変動は重要性が増しつつある。従って、メモリセルが小さくなると共に、不安定性の問題について、より影響を受けやすくなる。

以上から、ＳＲＡＭセルの不安定性に問題があることは明白であり、従来の設計より安定し、それ故、セルの読み出し時にエラーが少なくなるようなＳＲＡＭセルに対する設計を提供することが明確に望まれている。
特開平６―２９１２８２号公報（第７ページ、第１図）

本発明は、メモリセルの不安定性に対し、従来の設計より安定し、データの読み出し時にエラーが少なくなるようなセルを有する半導体装置を提供することがすることを目的とする。

本発明の態様は、第１のインバータ並びに第２のインバータと、前記第１のインバータの入力および前記第２のインバータの出力が接続する第１のデータノード並びに前記第２のインバータの入力および前記第１のインバータの出力が接続する第２のデータノードと、ソース及びドレインの一方が前記第１のデータノードと接続する第１のトランジスタ並びにソース及びドレインの一方が前記第２のデータノードと接続する第２のトランジスタと、前記第１のトランジスタのソース及びドレインの他方と接続する第１のビット線並びに前記第２のトランジスタのソース及びドレインの他方と接続する第２のビット線と、前記第１のトランジスタおよび前記第２のトランジスタのゲートと接続するワード線とを有するメモリセルであって、ソース及びドレインの一方が前記第２のビット線と接続し、ゲートが前記ワード線と接続する第３のトランジスタ並びにソース及びドレインの一方が前記第３のトランジスタの他方のソース及びドレインと接続し、ソース及びドレインの他方が接地に接続し、かつ、ゲートが前記第１のデータノードと接続する第４のトランジスタを有することを特徴とする。

本発明によれば、メモリセルの不安定性に対し、従来の設計より安定した構造を有するため、セルの読み出し時にエラーが少なくなるようなセルを有する半導体装置を提供することがすることができる。

以下、図面を参照して本発明の実施例を説明する。

本発明の実施例を以下に示す。これらの実施例および他の実施例は典型的な例であり、発明の例証を意図し、これらの実施例に制限するものではないことに注意すべきである。

ここに述べられている本発明の種々の実施例は、メモリセルの安定性を改良するシステムおよび方法を有している。１つの実施例は、少なくとも１組のビット線の１つが接地側と切換可能に結合したメモリセルを含んでいる。その結果、読み出し動作時に、ビット線の電圧が通常通りに引き下げる場合、ビット線が接地側に結合し、従って、より強く引き下げられる。ビット線に結合したデータノードの電圧は、それほど強く引き上げられない。

他の実施例で、メモリセルは第１のビット線と切換可能に結合した第１のデータノード、第２のビット線と切換可能に結合した第２のデータノードを含み、メモリセルは第１のデータノードが第１のビット線に結合し、第２のデータノードが第２のビット線に結合することによって読み出されるように配置されている。このことは、データノードの内のロウレベル電圧が対応したビット線の電圧に引き下げられるように、そのビット線はロウレベル電圧と切換可能に結合しており、その結果、メモリセルの読み出し時、対向するデータノード電圧がハイレベルの場合、このビット線はロウレベル電圧に結合し、対向するデータノード電圧がロウレベルの場合、ロウレベル電圧から分離する。

ビット線を接地側に結合する機構は、多くの異なった型のメモリセルに組み込まれている。例えば、より詳細に述べられているように、この機構は単純な６トランジスタのＳＲＡＭセルに組み込まれることが可能である。このセルの設計は、直列に配置された１組のトランジスタを通して少なくとも１つのビット線を接地側へ結合することによって変形される。従って、ビット線は、オン状態になったこれらのトランジスタの両側で接地側と結合し、どちらかのトランジスタがオフ状態で接地側と分離する。
付加トランジスタの１つは、ＳＲＡＭセルのワード線に接続するゲートを有する。ワード線の電圧がハイレベルに上昇する場合（読み出し動作時）、このトランジスタはオン状態になる。もう一方のトランジスタのゲートは、ＳＲＡＭセルの対向する側のデータノードと接続する。従って、この第２のトランジスタは、対向するデータノードの電圧がハイレベルの場合、オン状態になる（ビット線に結合したデータノードはロウレベル）。従って、ビット線の電圧が通常通り、読み出し動作時に引き下げられ、書き込み時に駆動される場合、付加トランジスタの電圧は、ビット線の電圧に引き下げられる。従って、この機構はＳＲＡＭセルの通常動作を強め、より安定したさせる。即ち、読み出し動作時に劣化或いは誤動作を少なくする。
上述のように、本発明の実施例の１つは、よく知られた単純な６トランジスタＳＲＡＭをベースにしたＳＲＡＭセルが組み込まれている。従って、本発明を説明する前に、従来のＳＲＡＭメモリセル構造を検討することが有効であろう。

典型的なＳＲＡＭメモリセルの構造に関する公知例を図１に示す。メモリセル１００は、もっとも単純なＳＲＡＭメモリセルの一つの例である。メモリセル１００は６個のトランジスタで形成されている。２個のトランジスタ１２１および１２２は図１に表わされている。他の４個のトランジスタはインバータ１１１および１１２に含まれている。

本例のメモリセルに用いられるインバータの一つの型の構造を図２に模式図として示す。インバータ２００の記号表現は図の左側に示され、トランジスタレベルでの構造は図の右側に示される。インバータ２００は単に１組のトランジスタ、ＰチャネルＭＯＳ素子およびＮチャネルＭＯＳ素子（２１０および２２０）から成り、電源電圧側（Ｖｄｄ）と接地側との間に直列に繋がれている。トランジスタ２１０のソースは電源電圧側に接続する。一方、トランジスタ２１０のドレインはトランジスタ２２０のソースに接続する。トランジスタ２２０のドレインは接地側に接続する。これら二つのトランジスタのゲートは共に、インバータの入力側に接続する。トランジスタ２１０および２２０の接続部はインバータの出力側に接続する。

インバータ１１１および１１２は相互に前後段で結合している。即ち、それぞれのインバータの入力側は、他のインバータの出力側に結合している。インバータ１１１の入力およびインバータ１１２の出力の接続点は図１からノードＡとして確認される。同様に、インバータ１１２の入力およびインバータ１１１の出力の接続点は図１からノードＢとして確認される。これらのノードはメモリセルのデータノードとして引用される。それぞれのノードＡおよびノードＢはそれぞれ、トランジスタ１２１および１２２を経由して、対応したビット線１３１および１３２に結合する。それぞれのトランジスタ１２１および１２２のゲートはワード線１４０に結合する。

トランジスタ１２１および１２２は、対応したビット線１３１および１３２からノードＡおよびＢを選択的に結合或いは分離するために用いられる。ワード線１４０の電圧は、トランジスタ１２１および１２２がオン状態か或いはオフ状態か、そのため、ビット線に対してノードＡおよびＢを結合するのか分離するのか、を制御するために、トランジスタ１２１および１２２のゲートへ転送される。ワード線１４０の信号がロウレベルの場合、トランジスタ１２１および１２２はオフ状態であり、その結果、ノードＡがビット線１３１から、ノードＢがビット線１３２から分離する。ワード線１４０の信号がハイレベルの場合、トランジスタ１２１および１２２はオン状態であり、その結果、ノードＡがビット線１３１に、ノードＢがビット線１３２に結合する。

本願発明の実施例でメモリセル回路の電圧として用いられている「ハイレベル」および「ロウレベル」は、それぞれ、２進法における「１」および「０」を示す電圧の範囲として用いられる。これらの表現は、それぞれＶｄｄおよび接地側だけに限定されるとして説明されるべきではない。このような電圧表示が種々の回路設計に使われることは、当業者に十分理解されている。

ＳＲＡＭメモリセル１００は以下のように動作する。メモリセル１００にデータを格納する場合、適切な電圧がビット線１３１および１３２に印可される。例えば、ビット線１３１がデータ線であり、ビット線１３２が反転データ線として、この枠組で電圧がそれぞれの線に印可される。言い換えると、メモリセル１００に格納されたデータが「１」の場合、ビット線１３１の電圧はハイレベルであり、ビット線１３２の電圧はロウレベルである。一方、格納されたデータが「０」の場合は反対に、ビット線１３１の電圧はロウレベルであり、ビット線１３はハイレベルである。

メモリセル１００へデータを書き込むために、ワード線１４０において信号はアサート状態になる。即ち、ワード線１４０の電圧はハイレベルに上昇する。この信号はトランジスタ１２１および１２２のゲートに印可され、信号がハイレベルの場合、トランジスタを通して電流が流れる。その結果、それぞれのビット線１３１および１３２のもとで、データノードＡおよびデータノードＢの電圧は等しくされる。従って、ビット線１３１がハイレベルおよび反転ビット線１３２がロウレベルの場合、データノードＡの電圧はハイレベルであり、データノードＢ電圧はロウレベルである。

その後、ワード線１４０の信号は、アサート状態が解かれる（信号がロウレベルに下降）。この場合、トランジスタ１２１および１２２のゲートに印可された電圧はロウレベルに下がり、トランジスタはオフ状態になる。このことは、ビット線１３１および１３２からデータノードＡ及びＢを分離することになる。その結果、電流はもはやトランジスタ１２１および１２２を流れず、データノードＡおよびＢは、ビット線１３１および１３２から電気的に分離する。従って、データノードＡおよびＢの電圧は、ビット線１３１および１３２の電圧が変化するか否かにかかわらず保持される。

ワード線１４０の信号がアサート状態の場合、ノードＡおよびＢで保持された電圧が、ビット線１３１および１３２の電圧に正確に同じでないかもしれないことに注意すべきである。これは、インバータ１１１および１１２が能動素子だからである。言い換えると、上記の図２に示されるように、これらのインバータのおのおのは、交互にハイレベルまたはロウレベルの信号をそれぞれの出力へ繋ぎ、これらのハイレベルまたはロウレベルに対し、ノードＡおよびＢの電圧を駆動する１組のトランジスタを持っている。従って、ビット線１３１および１３２の電圧が書き込み動作時にほんの少しずれていても、ノードＡおよびＢの電圧は、読み出動作の終了後（ワード線１４０の信号がアサート状態になった後）それぞれハイレベルおよびロウレベルに駆動される。

メモリセル１００はデータノードＡおよびＢにおいて高電圧および低電圧の形でデータを格納する。先の例において、格納された「１」に対応してノードＡの電圧はハイレベルであり、ノードＢの電圧はロウレベルである。メモリセルからデータを読み出す時、読み出し動作がなされる。読み出し動作は、以下の点を除き、書き込み動作と非常に似ている。即ち、ビット線１３１および１３２の電圧を駆動するというよりも、その結果、それらの電圧をメモリセル１００から回路に格納でき、ビット線１３１および１３２がデータノードＡおよびＢに結合する際、電圧変化を検知することによってモニタされる。これらについては以下に詳細に述べる。

読み出し動作を行うため、ワード線１４０の電圧は初期にロウレベルにある。従って、トランジスタ１２１および１２２はオフ状態であり、データノードＡおよびＢはビット線１３１および１３２と分離してする。その後、ビット線１３１および１３２は、ハイレベル電圧（即ち、Ｖｄｄ）にプリチャージされる。ワード線１４０の信号がアサート状態になる場合（即ち電圧がハイレベルに上昇）、トランジスタ１２１および１２２はオン状態になり、ビット線１３１および１３２は、それぞれノードＡおよびＢへ結合する。

先の例において、格納された「１」に対応し、書き込み動作によって、ノードＡにおいてハイレベル、ノードＢにおいてロウレベルになる。従って、ノードＡおよびビット線１３１の電圧は近似的にほぼ同じになる（つまり、両方共にほぼＶｄｄ）。結果として、トランジスタ１２１には、ほとんど或いは全然電流は流れない。また、ビット線１２１の電圧は、ほとんど或いは全然変化しない。しかし、ノードＢの電圧はロウレベルである。その結果、トランジスタ１２２がオン状態の場合、ビット線１３２のハイレベル（Ｖｄｄ）からノードＢのロウレベルへ電流は流れる。ビット線１３２が単にＶｄｄにプリチャージされ、Ｖｄｄに駆動されないので、トランジスタ１２２を通じての電流は、ビット線１３２の電圧を下降させる。しかし、この電圧とビット線１３１の電圧との差を検知できれば、この電圧下降は本質的でないであろう。

ビット線１３１および１３２は、この電位差を検知し、増幅するために配置されたセンスアンプと結合できる。典型的には、センスアンプは、２つのビット線のより高いレベルに対応したデータ線のハイレベル（Ｖｄｄ）、および２つのビット線のより低いレベルに対応したデータ線のロウレベル（接地側）を供給するように設計される。ビット線間の非常に小さい電位差は、メモリセルが組み込まれているシステムでの２進法の通常電位差（近似的にＶｄｄ）に増幅される。

上述の通り、ＳＲＡＭメモリセルは読み出し時に不安定になる場合がある。この不安定性の理由は以下のようである。トランジスタ１２１および１２２がオン状態で、電流がビット線の一つからロウレベルのデータノードへ流れる場合、ビット線の電圧を下降させるだけでなく、データノードの電圧を上昇させる。従って、読み出し動作が始まる前、データノードＢが接地側される間に、ビット線１３２はＶｄｄになる。ワード線１４０の信号がアサート状態の場合、ビット線１３２の電圧はロウレベル（Ｖｄｄ）以下に落ち、ノードＢの電圧は接地レベル以上に上がる。

完全なメモリセルで、メモリセルのすべての部分が完全に一致する場合、データノードの電圧のこのような上昇はメモリセルに対して本質的な効果は与えないであろう。ワード線の信号がアサート状態を解かれている場合、データノードはビット線およびデータノードの電圧から分離し、接地側に戻るように駆動される。
しかし、実際のメモリセルは、完全ではない。実際問題として、メモリセルを形成するトランジスタは違いがある。そして、それぞれの応答において、完全に一致はしない。例えば、通常、トランジスタの閾値電圧では、あるトランジスタと別なトランジスタとではある程度の変動がある。同一に設計されたトランジスタにおいても同様である。このような変動は他の要因と重なり合ってメモリセルの誤動作を引き起こす可能性がある。

図１に示されるように、回路１００は対称的に配置された３個の１組のトランジスタ（トランジスタ１２１および１２２、インバータ１１１および１１２にそれぞれ含まれる２個のトランジスタ）を有する。トランスファトランジスタ１２１および１２２は、例えば、異なった閾値電圧を有する可能性がある。これらの閾値電圧の差は、これらのトランジスタの一つを他のトランジスタより強く反転させる可能性がある。強く反転したトランジスタがロウレベルのデータノードに接続すると、電流はトランジスタを通じて容易に流れるであろう。一方、トランジスタが弱く反転した場合、データノードの電圧を増加させるであろう。上述のように、読み出し動作後、データを反転させるのに十分な電圧の増加の可能性がある。言い換えると、ロウレベルがハイレベルへ、ハイレベルがロウレベルへ変わる可能性がある。

二者択一で、「０」値（ロウレベル電圧）を保持するノードに接続されたトランジスタは、他のトランジスタよりも弱く反転する可能性がある。この場合、トランジスタを通じて、より少ない電流が流れるであろう。その結果、データノードの電圧は、トランジスタが強く反転したとしてもそれほど大きく増加しないであろうし、メモリセルは格納されたデータ反転させないであろう。けれども、このことは他の問題を引き起こす。トランジスタが弱く反転した場合、データノードの電圧はより増加しないようになり、トランジスタが強く反転した場合、ビット線の電圧はより下降しないようになる。その結果、２つのビット線間の電位差がより少なくなる。従って、電位差はセンスアンプによって正確に検知され、増幅されるためには不十分となる場合、誤動作を引き起こす可能性がある。

上述のように、ＳＲＡＭメモリセルの不安定性は、少なくとも部分的には異なるトランジスタ間の閾値電圧の変動による。この問題は、メモリセルのような電子部品の寸法が微細化されることによって悪い方向に進む。これは、個々のトランジスタのチャネル面積が小さくさると共に、閾値電圧の変動が増大するという事実による。より具体的にいえば、閾値電圧の変動は次式のようにチャネル面積の平方根の逆数に比例する。

従って、上述のように、ＳＲＡＭセルの寸法が減少すると、セルはより不安定になり、より誤動作に敏感になる。

本発明における種々の実施例は、ＳＲＡＭメモリセルの安定性を増すことを意図されており、セル寸法が減少し、セル内のトランジスタの閾値電圧の変動が増加しても誤動作を少なくするように働く。これは、メモリセルの複雑性の比較的小さな増大、或いはセル寸法の比較的小さな増加と共に達成される。

本発明の第１の実施例は、図１に示すような単純な６トランジスタＳＲＡＭセルに基づく。この基本設計は、図３に示すように改良されている。ＳＲＡＭメモリセル３００は図３に示されるように、８個のトランジスタ、即ちインバータ３１１および３１２に含まれる４個のトランジスタ、トランスファトランジスタ３２１および３２２、２個の付加トランジスタ３５１および３５２で構成される。付加トランジスタ３５１および３５２は、接地側へ繋がるビット線の一つと切換可能に結合（交互に結合または分離）するように配置される。

インバータ３１１および３１２は、それぞれのインバータの入力をもう一方のインバータの出力へ繋ぐことによって共に結合される。インバータは、ここでデータノードと呼ばれるノードで共に結合される。これらのノードの電圧はＳＲＡＭセルによって格納された値として定義される。データノードの一つはハイレベル（例えば、Ｖｄｄ）であり、データノードの他方はロウレベル（例えば、接地側）である。図中において、データノードの一つはノードＡとして、データノードの他方はノードＢとして示されている。それぞれのデータノードＡおよびＢは、トランジスタ（３２１または３２２）を通して対応するビット線３３１および３３２の一つと結合する。トランジスタのソースはビット線と結合し、一方、トランジスタのドレインはデータノードと結合する。トランジスタ３２１および３２２のそれぞれのゲートは、ワード線３４０に接続する。

ＳＲＡＭメモリセル３００は１組の付加トランジスタ３５１および３５２も有する。トランジスタ３５１および３５２は、ビット線３３２と接地側の間に直列に結合する。言い換えると、トランジスタ３５１のソースはビット線３３２と接続し、一方、そのドレインはトランジスタ３５２のソースと接続する。トランジスタ３５２のドレインは接地側に接続する。ランジスタ３５１のゲートはワード線３４０に接続する。トランジスタ３５２のゲートはデータノードＡに接続する。

ＳＲＡＭセル３００は、セル１００と同じ方法で用いられる。メモリセルにデータを格納する場合、ハイレベルおよびロウレベルの電圧を、格納されるべきデータビットに関連したビット線３３１および３３２に印可する。即ち、「１」を格納するため、ビット線３３１をハイレベルにし、ビット線３３２をロウレベルにする。また、「０」を格納するためビット線３３１をロウレベルにし、ビット線３３２をハイレベルにする。その後、ワード線３４０の信号は、これらの電圧をデータノードＡおよびＢに転送するため、アサート状態になる。その後、ワード線３４０の信号は、アサート状態が解かれる。メモリセル３００からデータを読み出す場合、ビット線３３１および３３２はＶｄｄにプリチャージされる。その後、ワード線３４０の信号は、アサート状態になる。その後、ロウレベルのデータノードに対応したビット線の電圧は、わずかに引き下げられ、ビット線間の電圧差が検知され、増幅される。ＳＲＡＭセル３００の設計において、付加トランジスタ３５１および３５２は、動作におけるこの基本的モードを変化させない。けれども、これらのトランジスタは、読み出し動作中にビット線の電圧の引き下げを強め、データノード電圧の引き上げを少なくするように働く。

上述のように、付加トランジスタ３５１および３５２は、ビット線３３２および接地側の間に直列に結合する。両方のトランジスタがオン状態になると、電流はそれらを通じて流れるようになり、その結果、ビット線３３２の電圧は接地側へ引っ張られる。どちらかのトランジスタ３５１または３５２がオフ状態になると、ビット線３３２が接地側から分離する。即ち、電流はトランジスタを通じてビット線３３２から接地側へ流れることはない。

読み出し動作の開始時、ワード線３４０の電圧はロウレベルである。この電圧がトランジスタ３２１、３２２および３５１のゲートに印可される。その結果、これらのトランジスタ３２１、３２２および３５１は、すべてオフ状態になる。その後、ビット線３３１および３３２がＶｄｄにプレチャージされる。ワード線３４０の電圧がハイレベルへ上昇した場合、メモリセル１００と同じようにトランスファトランジスタ３２１および３２２はオン状態になる。付加トランジスタ３５１もオン状態になる。付加トランジスタ３５２はオン状態になる場合もあり、そうならない場合もある。即ち、データノードの電圧はトランジスタ３５２のゲートに印可されるため、メモリセル３００に格納された値に依存するからである。

ノードＡの電圧がハイレベルである「１」をメモリセル３００が格納すると、ノードＢの電圧はロウレベルになる。従って、トランジスタ３５２はオン状態になる。その結果、ワード線３４０の信号がアサート状態の場合、電流はトランジスタ３５１および３５２を通じて接地側へ流れる。このことは、ビット線３３２の電圧を接地へ下げるようにする。また、これは、トランジスタ３２２を通じてノードＢへ電流を流すことによって電圧が引き下げられるビット線の効果を強めることである。従って、ビット線３３２の電圧引き下げが強まる。更に、ビット線３３２の電圧が、トランジスタ３５１および３５２を通して引き下げられるので、トランジスタ３２２を通しての電流の流れが付加トランジスタ３５１および３５２がない場合よりも少なくなる。その結果、ノードＢのロウレベル電圧の引き上げが、従来のセル１００よりも少なくなる。読み出し動作の終了時、ワード線３４０の信号がアサート状態を解かれた場合、トランジスタ３２１、３２２および３５１はオフ状態になり、データノードＡおよびＢの電圧は通常の２値レベルに駆動される。

一方、ＳＲＡＭセル３００が「０」を格納する場合、ノードＡの電圧はロウレベルであり、ノードＢの電圧はハイレベルである。ノードＡの電圧はロウレベルなので、付加トランジスタ３５２はオフ状態である。ビット線３３２は、トランジスタ３５１がオン状態或いはオフ状態であるかにかかわらず、接地側と分離する。従って、読み出し動作時、付加トランジスタ３５１および３５２によっても、或いはトランジスタ３２２を通じてのノードＢのハイレベル電圧によっても引き下げられないため、ビット線３３２はプリチャージ電圧（Ｖｄｄ）として残る。しかし、ビット線３３１の電圧は、トランジスタ３２１を通じてのロウレベル電圧であるノードＡへ電流が流れるため、引き下げられる。これは、メモリセル１００の動作と等価である。

以上に述べたように、ＳＲＡＭセル３００において付加トランジスタ３５１および３５２が、提起された２つの問題を緩和することが可能であることは明らかである。その問題とは、メモリセルに格納されたデータの正確な検出を保証するのに十分な量によってビット線３３２の電圧を引き下げることに対して能力がないこと、およびノードＢの電圧を引き上げ過ぎた場合、データの劣化の可能性があること、以上である。ＳＲＡＭセル３００が「１」を格納する状況において、これらの問題が当てはまることは明らかである。一方、セル３００が「０」を格納する場合、付加トランジスタ３５１および３５２によって供給される機構は働かない。ノードＡの電圧はロウレベルであり、トランジスタ３５２はオフ状態であるためである。従って、本実施例は、ＳＲＡＭセル３００の他の側面と関連したこれらの２つの問題点を最小化しない。言い換えると、ノードＡのロウレベル電圧が引き上げられ過ぎると、データは劣化する可能性があり、ビット線３３１の電圧が十分に引き下げられないと、データは正確に検知されず、また、増幅されない。従って、他の実施例では付加トランジスタ３５１および３５２の機構がメモリセルの両面に組み込まれている例を示す。

本発明における第２の実施例の模式図を図４に示す。第２の実施例では、ＳＲＡＭメモリセルの両側に上記の機構が適用されている。図４に示されるように、メモリセル４００の基本的構造は、メモリセル１００および３００と本質的に同じである。従って、対応するトランスファトランジスタ４２１および４２２を通して、それぞれ、ビット線４３１および４３２に結合したデータノードＡおよびＢと、データノードＡおよびＢで相互に前後で結合する１組のインバータ４１１および４１２が存在する。トランジスタ４２１および４２２のゲートはワード線４４０と結合する。

ＳＲＡＭセル４００は、切換可能なビット線ー接地側結合機構をセルの両側に付加してある。一方の側の機構はメモリセル３００に組み込まれた機構と同一である。従って、ビット線４３２は、直列に配置されたトランジスタ４５１および４５２を通して接地側に結合する。トランジスタ４５１ゲートは、ワード線４４０に接続し、その結果、ワード線４４０の電圧がハイレベルの場合、オン状態になり、ワード線４４０の電圧がロウレベルの場合、オフ状態になる。トランジスタ４５２のゲートはデータノードＡに接続し、その結果、データノードＡがハイレベルの場合、オン状態になる（メモリセルが「１」を格納）。また、データノードＡがロウレベルの場合、オフ状態になる（メモリセルが「０を格納）。

ＳＲＡＭセル４００はもう一方の側にも同一の構造を付加しており、その結果、セルは対称的になる。従ってビット線４３１は、１組の直列に接続したトランジスタ４６１および４６２を通して接地側に結合する。トランジスタ４６１のゲートは、ワード線４４０に接続する。従って、トランジスタ４６１は、ワード線４４０電圧がハイレベルの場合、オン状態になり、ロウレベルの場合、オフ状態の場合になる。トランジスタ４６２のゲートは、データノードＢに接続する。従って、ノードＢの電圧がハイレベルの場合（メモリセルに格納された「０」に対応）、オン状態になり、ノードＢの電圧がロウレベルの場合（メモリセルに格納された「１」に対応）、オフ状態になる。

ＳＲＡＭセル４００は、セル１００および３００と同じ方法でアクセスされる。従って、書き込み動作時、データに対応した電圧がビット線４３１および４３２に印可される。その後、ワード線４４０の信号はアサート状態になり、データノードＡおよびＢを対応した電圧へ引っ張る。更にその後、ワード線４４０の信号はアサート状態を解かれ、ビット線からデータノードを分離する。読み出し動作時、ビット線４３１および４３２はＶｄｄにプリチャージされ、その後、ワード線４４０の信号はアサート状態になる。更にその後、一方のビット線の電圧下降は検知され、ワード線４４０の信号はアサート状態を解かれ、再度、データノードは分離する。

ビット線ー接地結合機構は、メモリセル３００に関連して述べられた方法と同じ方法によってメモリセル４００の安定性を改善する。言い換えると、読み出し動作時、ビット線の一つがロウレベルのデータノードに結合した場合、ビット線の電圧は、データノードのロウレベル電圧によってだけでなく、付加トランジスタを通しての接地側への結合によって引き下げられる。即ち、トランジスタの一つがワード線のアサート信号によって、オン状態になり、他のトランジスタが対向するデータノードハイレベル電圧によってオン状態になることによる。更に、ビット線の接地側への結合が引き下げらるので、ビット線はデータノードにそれほど強く引き上げられない、従って、セルに格納されたデータはそれほど劣化しない。

メモリセル４００のビット線ー接地結合機構は、メモリセル３００の機構を改善するが、セルの両側の動作においても改善する。上述のように、メモリセル３００に組み込まれた片側の機構は、「１」が格納されたセルでは有効であるが、「０」が格納されたセル３００では、データノードＡの電圧はロウレベルであり、従ってトランジスタ３５２はオフ状態になり、また、ビット線ー接地結合機構は無効になる。一方、メモリセル４００に「０」が格納された場合、データノードＢの電圧がハイレベルになり、トランジスタ４６２はオン状態になる、メモリセルの左側のビット線ー接地結合機構を働かせることができる。メモリセル４００が「１」を格納している場合、セル３００と同様の方法で機能することは明白である。

ＳＲＡＭセル３００および４００に示されたビット線ー接地側結合機構は、他の型のメモリセルに同様に組み込むことができる。図５に示す第３の実施例はデュアルポートＳＲＡＭメモリセルを含む。図５に示されるように、メモリセル５００は、メモリセル３００に組み込まれた機構と似ている片側のビット線ー接地側結合機構を有する、しかし、セル５００は、セルの左側の読み出しビット線および書き込みビット線、並びに読み出しワード線および書き込みワード線を分離する。

図５に示すように、ＳＲＡＭセル５００は、メモリセル１００、３００および４００と同じように、相互に前後に結合した１組のインバータ５１１および５１２を有する。インバータの入力および出力の接続の間にデータノードＡおよびＢが形成される。データノードＢは、反転ビット線５３２を通してトランスファトランジスタ５２２に結合する。トランジスタ５２２のゲートは、読み出しワード線５４１に結合する。

メモリセル５００はデュアルポートセルのため、データノードＡは単一のビット線というよりは、ふたつ２つの分離したビット線に結合する。従って、データノードＡは、トランスファトランジスタ５２１を通して書き込みビット線５３１に結合するか、或いはトランスファトランジスタ５２３を通して読み出しビット線５３３に結合する。トランジスタ５２１は、データノードを読み出しビット線へ結合する。このトランジスタのゲートは書き込みワード線５４０に接続する。トランジスタ５２３は、データノードＡを読み出しビット線５３３へ結合するので、トランジスタ５２３のゲートは、読み出しワード線５４１に接続する。

ＳＲＡＭセル５００におけるビット線ー接地機構はビット線および接地側の間に直列に結合した２個のトランジスタ５５１および５５２からなる。これらのトランジスタは書き込みビット線５３１よりも読み出しビット線５３２に結合することに注意すべきである。トランジスタ５５１のゲートは、読み出しワード線５４２に接続し、トランジスタ５５２のゲートは、接続するデータノードＢに接続する。

セル５００がデュアルポートのため、ＳＲＡＭセル５００を用いてのメモリセル読み出しおよび書き込み動作は、前に述べられているメモリセル１００、３００および４００の動作と明白に異なるように行われる。具体的には、その差は、ノードＡへのデータの書き込みおよびノードＡからのデータ読み出しに異なったワード線およびビット線が使われることによる。他の動作は、ほとんどメモリセル１００、３００および４００の動作と同じである。セル５００にデータを書き込むことは、データに関連してハイレベルおよびロウレベル電圧を書き込みビット線５３１および反転ビット線５３２へ印可することである（ビット線５３１のハイレベルは「１」、ロウレベルは「０」）。その後、読み出しワード線５４１はアサート状態になり、ビット線５３１および５３２の電圧をデータノードへ転送する。セル５００からのデータ読み出しは、書き込みビット線５３１の代わりに、読み出しビット線５３３が使われ、また、書き込みワード線５４０の代わりに、読み出しワード線５４１が使われる。従って、セルからの読み出しデータは、読み出しビット線５３３および反転ビット線５３２はＶｄｄにプレチャージされ、その後、読み出しワード線５４２がアサート状態になり、これらのビット線の１つを引き下げ、ビット線５３３および５３２間の電圧差を検知し、増幅する。

セルに「０」が格納された時、ＳＲＡＭセル５００のビット線ー接地結合機構が作用する。この例では、データノードＡの電圧はロウレベルであり、データノードＢの電圧はハイレベルである。ノードＢのハイレベル電圧はトランジスタ５５２のゲートに印可され、オン状態する。従って、読み出し動作時に、読み出しワード線５４２がアサート状態になる場合、読み出しビット線５３３は接地側に結合する。このことは、ビット線電圧の引き下げを強め、データノードＡの電圧引き上げを緩和するように働く。データノードＢのロウレベル電圧がトランジスタ５５２をオフ状態にするため、「１」がセル５００に格納される場合、ビット線ー接地結合機構は働かない。

第４の実施例であるメモリセルの模式図を図６に示す。この実施例は、遅延素子６５３を回路に付加したことを除いて、図３に示した第１の実施例の構造と似ている。遅延素子６５３の目的は、ビット線６３２から接地側へのパスの開始を遅らし、ビット線間の信号差をより大きくし、メモリセル６００をより安定したものにすることである。

インバータ６１１および６１２は、データノードＡおよびＢにおいて共に相互に前後に接続されている。それぞれデータノードＡおよびＢは、トランジスタ６２１または６２２を通して対応したビット線６３１および６３２の一つに結合する。トランジスタのソースはビット線に結合し、一方、トランジスタのドレインはデータノードに結合する。それぞれのトランジスタ６２１および６２２のゲートは、ワード線６４０に接続する。

ＳＲＡＭメモリセル６００は１組の付加トランジスタ６５１および６５２をも含む。トランジスタ６５１および６５２はビット線６３２および接地間に直列に結合される。言い換えると、トランジスタ６５１のソースはビット線６３２に接続し、一方、そのドレインはトランジスタ６５２のソースに接続する。トランジスタ６５２のドレインは接地側に接続する。遅延素子６５３は、トランジスタ６２２のゲートとワード線６４０とに接続するように配置される。遅延素子６５３は種々の異なる型の遅延素子のどのようなものでも可能であるが、例えば単純な抵抗素子があげられる。トランジスタ６５２のゲートはデータノードＡに接続する。

ＳＲＡＭセル６００は、セル３００と同じ方法で用いられる。トランジスタ６５１および６５２はセル３００と同じように、読み出し動作時にビット線の電圧の引き下げを強めること、またデータノード電圧の引き上げを減少させることの両方に寄与する。しかし、遅延素子６５３はトランジスタ６５１および６５２の上述の強める動作を遅らし、その結果、ビット線６３１および６３２の間の信号差を、ワード線６４０の信号がアサート状態になった直後のオン状態のトランジスタ６５１よりも大きくする。

第５の実施例であるメモリセルの模式図を図７に示す。本実施例は遅延素子７５３および７６３が回路に付加されていることを除いて、図４に示す第２の実施例の構造と似ている。これらの遅延素子の目的は、ビット線７３１および７３２から接地側へのパスの始まりを遅らせ、ビット線間の信号差をより大きくすることである。信号差をより大きくさせるとメモリセル７００はより安定する。遅延素子７５３および７６３は、例えば抵抗素子のような適切な型の遅延素子がよい。

他のメモリセルのように、メモリセル７００は１組のインバータ７１１および７１２を含み、Ａt データノードＡおよびＢにおいて相互に前後で結合する。データノードＡおよびＢは、それぞれ対応したトランスファトランジスタ７２１および７２２を通してビット線７３１および７３２に結合する。トランジスタ７２１および７２２のゲートはワード線７４０に結合する。

メモリセル７００は、セルの両側に切換可能なビット線ー接地側結合機構を含む。ビット線７３２は、直列に配置されたトランジスタ７５１および７５２を通して接地側に結合する。遅延素子７５３は、トランジスタ７２２のゲートとワード線７４０とに接続するように配置される。その結果、ワード線７４０の電圧がハイレベルに上昇した後、わずかにオン状態になり、また、ワード線７４０の電圧がロウレベルに下降した後、わずかにオフ状態になる。トランジスタ７５２のゲートはデータノードＡに接続する。その結果、データノードＡの電圧がハイレベルの場合、オン状態になり、データノードＡの電圧がロウレベル場合、オフ状態になる。メモリセル７００は対称的であり、セルのもう一方の側でも同一構造を有する。ビット線７３１は、１組の直列に接続したトランジスタ７６１および７６２を通して接地側に結合する。遅延素子７６３は、トランジスタ７２１のゲートとワード線７４０とに接続するように配置される。従って、トランジスタ７６１は、ワード線７４０の電圧がハイレベルに上昇した後わずかにオン状態になり、ワード線７４０の電圧がロウレベルに下降した後わずかにオフ状態になる。トランジスタ７６２のゲートはデータノードＢに接続する。従って、ノードＢの電圧がハイレベルの場合、オン状態になり、ノードＢの電圧がロウレベルの場合、オフ状態になる。

ビット線ー接地結合機構はメモリセル４００と同様の方法でメモリセル７００の安定性を改良する。従って、読み出し動作中、ビット線の１つがロウレベル電圧であるデータノードに結合すると、ビット線は、データノードのロウレベル電圧によってだけでなく、付加トランジスタを通しての接地側への結合によっても電圧を引き下げられる。トランジスタの１つがワード線のアサート信号によってオン状態になり、他のトランジスタが対向するデータノードのハイレベル電圧によりオン状態になるからである。更に、ビット線の電圧が接地側との結合によって引き下げるので、ビット線は、データノードの電圧を強く引き上げることはない、そこで、セルに格納されたデータは、それほど劣化しない。

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。

本発明においては、多くの他の実施例が可能である。例えば、対向するデータノードの電圧によってオン状態或いはオフ状態になるＮチャネルＭＯＳトランジスタを通して、ビット線を接地側へ結合するよりも、ＰチャネルＭＯＳトランジスタを利用することができるかもしれない。ＰチャネルＭＯＳトランジスタは、対向する信号によって、オン状態或いはオフ状態になり、その結果、トランジスタはセルと対向する側よりも同じ側のデータノードの電圧によって、結合し制御されるであろう。

他の例として、ＳＲＡＭセル３００で組み込まれた片側の機構が、セル４００の両側に組み込まれた機構に拡張されたように、ＳＲＡＭセル５００の片側の機構を両側に組み込むよう拡張できるであろう。先に述べられているように、ビット線ー接地機構が単純な６トランジスタＳＲＡＭセルおよび更に複雑なデュアルポートＳＲＡＭセル組み込まれているように、これらの機構は、種々の他のメモリセル構造、ＳＲＡＭおよび他の型のメモリセル、を組み込むことができるであろうことは明白である。

種々の異なった技術や技能をどれでも使って情報および信号が表現されるかもしれないということを、当業者は理解しているであろう。例えば、上記の記述全体に渡って参照が付されるかもしれないデータ、情報、信号、ビット等は電圧、電流他によって表現されるかもしれない。情報および信号は、配線、金属電極、ビア等を含むどのような適切な伝送媒体を使用しても部品間で通信されるであろう。

ここに述べられた実施例と関連した種々の実例となる論理ブロック、モジュール、回路、アルゴリズムのステップが電子工学のハードウェア、コンピュータソフトウェア或いはこれらの組合せとして組み込まれるかもしれないことを、当業者は更に認識しているであろう。ハードウェアおよびソフトウェアのこのような互換性を例証するため、種々の実例となる部品、ブロック、モジュール、回路、アルゴリズムのステップは、それらの機能性の点から一般的に述べられている。そのような機能性がハードウェアまたはソフトウェアとして組み込まれているかどうかということは、総合的なシステムに課せられた特定の用途或いは設計の制約に依存する。当業者はそれぞれの特定の用途に対する方法を変える際に種々の記述された機能性を組み込むかもしれない。しかし、そのように組み込みの識別は本発明枠組から外れることだと説明されるべきではない。

ここにのべられた実施例と関連した種々の実例となる論理ブロック、モジュール、回路、アルゴリズムのステップはＡＳＩＣ、ＦＰＧＡ、論理回路の孤立ゲート、個別ハードウェアの部品、汎用プロセッサ、ＤＳＰ或いは他のロジック半導体装置等に組み込まれるかもしれないし、それらの中で実行されるかもしれない。或いは、それらの機能を実行することを目指したどのような組合せもここに記述した。汎用プロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、ステートマシンと同種のものかもしれない。プロセッサもコンピュータ部品の組合せ、例えばＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと関連した１つ以上のマイクロプロセッサ、或いは他の形態として組み込まれるかもしれない。

従来例のメモリセルを含む半導体装置における６トランジスタＳＲＡＭメモリセル構造を示す模式図。従来例のメモリセルを含む半導体装置の実施例におけるメモリセル内のインバータ構造の一例を示す模式図。本発明の第１の実施例によるメモリセルを含む半導体装置の実施例におけるスイッチング可能なビット線ー接地結合機構を片側に組み込んだＳＲＡＭメモリセル構造の一例を示す模式図。本発明の第２の実施例によるメモリセルを含む半導体装置の実施例におけるスイッチング可能なビット線ー接地結合機構を両側に組み込んだＳＲＡＭメモリセル構造の一例を示す模式図。本発明の第３の実施例によるメモリセルを含む半導体装置の実施例におけるスイッチング可能なビット線ー接地結合機構を片側に組み込んだデュアルポートＳＲＡＭメモリセル構造の一例を示す模式図。本発明の第４の実施例によるメモリセルを含む半導体装置の実施例における遅延素子を有するスイッチング可能なビット線ー接地結合機構を片側に組み込んだＳＲＡＭメモリセル構造の一例を示す模式図。本発明の第５の実施例によるメモリセルを含む半導体装置の実施例における遅延素子を有するスイッチング可能なビット線ー接地結合機構を両側に組み込んだＳＲＡＭメモリセル構造の一例を示す模式図。

符号の説明

１００、２００、３００、４００、５００、６００、７００ＳＲＡＭメモリセル
１１１、１１２、３１１、３１２、４１１、４１２インバータ
５１１、５１２、６１１、６１２、７１１、７１２インバータ
１２１、１２２、３２１、３２２、４２１、４２２トランスファトランジスタ
５２１、５２２、６２１、６２２、７２１、７２２トランスファトランジスタ
１３１、１３２、３３１、３３２、４３１、４３２ビット線
６３１、６３２、７３１、７３２ビット線
１４０、３４０、４４０、５４０、６４０、７４０ワード線
２００インバータ
２１０ＰチャネルＭＯＳ素子
２２０ＮチャネルＭＯＳ素子
３５１、３５２、４５１、４５２、４６１、４６２付加トランジスタ
５５１、５５２、６５１、６５２、７５１、７５２、７６１、７６２付加トランジスタ
５３１、５３２書き込みビット線
５３３読み込みビット線
５４０書き込みワード線
５４１読み込みワード線
６５３、７５３、７６３遅延素子

Claims

第１のインバータ並びに第２のインバータと、前記第１のインバータの入力および前記第２のインバータの出力が接続する第１のデータノード並びに前記第２のインバータの入力および前記第１のインバータの出力が接続する第２のデータノードと、ソース及びドレインの一方が前記第１のデータノードと接続する第１のトランジスタ並びにソース及びドレインの一方が前記第２のデータノードと接続する第２のトランジスタと、前記第１のトランジスタのソース及びドレインの他方と接続する第１のビット線並びに前記第２のトランジスタのソース及びドレインの他方と接続する第２のビット線と、前記第１のトランジスタおよび前記第２のトランジスタのゲートと接続するワード線とを有するメモリセルであって、
ソース及びドレインの一方が前記第２のビット線と接続し、ゲートが前記ワード線と接続する第３のトランジスタ並びにソース及びドレインの一方が前記第３のトランジスタの他方のソース及びドレインと接続し、ソース及びドレインの他方が接地に接続し、かつ、ゲートが前記第１のデータノードと接続する第４のトランジスタを有することを特徴とするメモリセル。
ソース及びドレインの一方が前記第１のビット線と接続し、ゲートが前記ワード線と接続する第５のトランジスタ並びにソース及びドレインの一方が前記第１のトランジスタの他方のソース及びドレインと接続し、ソース及びドレインの他方が接地に接続し、かつ、ゲートが前記第２のデータノードと接続する第６のトランジスタを更に有することを特徴とする請求項１に記載のメモリセル。
前記第２のトランジスタのゲート電極と前記ワード線との間に第１の遅延素子が接続されていることを特徴とする請求項１に記載のメモリセル。
前記第２のトランジスタのゲート電極と前記ワード線との間に第１の遅延素子が接続され、前記第１のトランジスタのゲート電極と前記ワード線との間に第２の遅延素子が接続されていることを特徴とする請求項２に記載のメモリセル。
第１のインバータ並びに第２のインバータと、前記第１のインバータの入力および前記第２のインバータの出力が接続する第１のデータノード及び第２のデータノード並びに前記第２のインバータの入力および前記第１のインバータの出力が接続する第３のデータノードと、ソース及びドレインの一方が前記第１のデータノードと接続する第１のトランジスタ、ソース及びドレインの一方が前記第２のデータノードと接続する第２のトランジスタ並びにソース及びドレインの一方が前記第３のデータノードと接続する第３のトランジスタと、前記第１のトランジスタのソース及びドレインの他方と接続する第１のビット線、前記第２のトランジスタのソース及びドレインの他方と接続する第２のビット線並びに前記第３のトランジスタのソース及びドレインの他方と接続する第３のビット線と、前記第１のトランジスタおよび前記第３のトランジスタのゲートと接続する第１のワード線並びに前記第２のトランジスタのゲートと接続する第２のワード線、とを有するメモリセルであって、
ソース及びドレインの一方が前記第２のビット線と接続し、ゲートが前記第２のワード線と接続する第４のトランジスタ並びにソース及びドレインの一方が前記第４のトランジスタの他方のソース及びドレインと接続し、ソース及びドレインの他方が接地に接続し、かつ、ゲートが前記第２のデータノードと接続する第５のトランジスタを有することを特徴とするメモリセル。