CN111902871A - 用于耦合存储器装置中的数据线的设备及方法 - Google Patents

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Abstract

本发明揭示用于耦合存储器装置中的数据线的设备及方法。一种实例设备包含第一及第二局部IO线、第一及第二全局IO线及控制电路。控制电路在写入操作中经配置以使所述第一局部IO线及所述第一全局IO线处于逻辑电平的第一及第二组合中的一者且使所述第二局部IO线及所述第二全局IO线处于逻辑电平的所述第一及第二组合中的另一者，且在读取操作中进一步经配置以致使所述第一局部IO线及所述第一全局IO线处于逻辑电平的第三及第四组合中的一者中且致使所述第二局部IO线及所述第二全局IO线处于逻辑电平的所述第三及第四组合中的另一者。

Description

用于耦合存储器装置中的数据线的设备及方法
背景技术
存储器装置广泛用于在例如计算机、无线通信装置、相机、数字显示器及类似物的各种电子装置中存储信息。信息通过编程存储器装置的不同状态来存储。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两种以上状态。为了存取所存储的信息，电子装置可读取或感测存储器装置中的存储信息。为了存储信息，电子装置可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如快闪存储器)甚至可在缺乏外部电源的情况下长时间存储数据。易失性存储器装置(例如DRAM)会随时间推移丢失其存储状态，除非其由外部电源周期性刷新。二进制存储器装置可(例如)包含充电或放电电容器。
在一些例子中，存储器装置可包含可被预充电的分层数据线。在典型存储器操作中，预充电操作要在由存储器计时要求指定的时限内执行。对比而言，读取-修改-写入(RMW)操作包含可防止预充电操作在指定存储器计时要求内执行的多个阶段。更明确来说，RMW操作包含读取操作及写入操作，其两者必须在指定计时内执行。因为两个操作致使流动电流量增加，所以无法对分层数据线预充电且同时无法满足指定计时要求。因此，为了满足计时要求，一些存储器装置在RMW操作期间执行读取及写入操作而不对分层数据线预充电。
即使读取-修改-写入操作省略了预充电操作，但满足计时要求仍可能存在问题。举例来说，当省略预充电操作时，读取数据可存在于分层数据线上。当写入数据需要读取数据的特定位的反转时，线路电容或其它电路元件会阻碍数据线的快速转变。
因此，所属领域需要快速数据线转变。以下揭示内容中解决这些及其它问题。
发明内容
本发明揭示用于耦合存储器装置中的数据线的设备及方法。在本发明的一方面中，一种设备包含第一及第二局部IO线、第一及第二全局IO线及控制电路。所述控制电路在写入操作中经配置以使所述第一局部IO线及所述第一全局IO线处于逻辑电平的第一及第二组合中的一者且使所述第二局部IO线及所述第二全局IO线处于逻辑电平的所述第一及第二组合中的另一者。所述控制电路在读取操作中进一步经配置以致使所述第一局部IO线及所述第一全局IO线处于逻辑电平的第三及第四组合中的一者中且致使所述第二局部IO线及所述第二全局IO线处于逻辑电平的所述第三及第四组合中的另一者。
在本发明的另一方面中，一种设备包含第一局部IO线、第二局部IO线、第一全局IO线及第二全局IO线。所述设备进一步包含第一到第六晶体管。所述第一晶体管耦合于所述第一局部IO线与所述第一全局IO线之间，且所述第一晶体管包含耦合到第一控制线的控制节点。所述第二晶体管耦合于所述第二局部IO线与所述第二全局IO线之间，且所述第二晶体管包含耦合到所述第一控制线的控制节点。所述第三晶体管包含耦合到所述第一局部IO线的控制节点。所述第四晶体管包含耦合到所述第二局部IO线的控制节点。所述第五晶体管包含耦合到第二控制线的控制节点。所述第六晶体管包含耦合到所述第二控制线的控制节点。所述第三及第五晶体管串联耦合于所述第一全局IO线与供电线之间，且所述第四及第六晶体管串联耦合于所述第二全局IO线与所述供电线之间。
在本发明的另一方面中，一种传送存储器装置中的数据的方法包含：将指示来自存储器单元的读取数据的真及互补电压电平分别传送到真及互补局部IO线；及确证读取启用信号以致使读取放大器响应于所述互补局部IO线上的所述互补电压电平而驱动真全局IO线及响应于所述真局部IO线上的所述真电压电平而驱动互补全局IO线。所述方法进一步包含确证写入启用信号以致使传送门将所述真全局IO线耦合到所述互补局部IO线及将所述互补全局IO线耦合到所述真局部IO线。启用写入缓冲器以响应于将被写回到所述存储器单元的写入数据而驱动所述真及互补全局IO线。
在本发明的另一方面中，一种设备包含：第一及第二数据线，其经配置以形成第一对真及互补数据线；及第三及第四数据线，其经配置以形成第二对真及互补数据线。所述设备进一步包含第一到第四晶体管。所述第一晶体管耦合于所述第一与第三数据线之间，且所述第一晶体管包含经配置以接收第一控制信号的栅极。所述第二晶体管耦合于所述第二与第四数据线之间，且所述第二晶体管包含经配置以接收所述第一控制信号的栅极。所述第三晶体管耦合于所述第三数据线与第一节点之间，且所述第三晶体管包含耦合到所述第一数据线的栅极。所述第四晶体管耦合于所述第四数据线与第二节点之间，且所述第四晶体管包含耦合到所述第二数据线的栅极。所述设备进一步包含耦合于所述第一及第二节点与供电线之间的开关且所述开关被供应第二控制信号。
附图说明
图1是根据本发明的实施例的存储器的一部分的示意性说明。
图2是说明根据本发明的半导体存储器装置的实例布局的示意图。
图3是说明根据本发明的包含子放大器的半导体装置的一部分的示意图。
图4A及4B是展示根据本发明的与读取-修改-写入操作相关联的数据及控制信号的时序图。
图5是可经配置用于专用错误校正码操作的存储器的示意性说明。
图6A是根据本发明的存储器装置的写入驱动器的一部分的示意性说明。
图6B是根据本发明的存储器装置的主放大器的一部分的示意性说明。
具体实施方式
根据本发明的半导体存储器装置可包含促成更快写入时间的分层数据线之间的连接。根据本发明的分层数据线之间的连接可在较低层分层数据线与较高层分层数据线相交的点反向。此相交可发生于布置于一或多个感测放大器与主放大器之间的子放大器处。子放大器可大体上经配置以在耦合到感测放大器的较低层分层数据线与耦合到主放大器的较高层分层数据线之间传送数据。子放大器可包含促进写入数据从较高层分层数据线传送到较低层分层数据线的传送门。根据本发明，分层数据线可在此传送门处反向连接。更明确来说，传送门可将较高分层数据线侧上的“真”差分数据线耦合到较低分层数据线侧上的“反向”差分数据线。类似地，传送门可将较高分层数据线侧上的“反向”差分数据线耦合到较低分层数据线侧上的“真”差分数据线。
分层数据线之间的此反向连接可促成例如读取-修改-写入的写入操作的更快写入时间，其中读取数据可在写入时存在于分层数据线上。读取数据可由于省略预充电操作以满足计时要求而存在。读取-修改-写入操作可操作特定存储器单元，例如包含多个位的“字节”或“字”。每一位由或未由读取-修改-写入操作修改。针对被修改的位，存在于分层数据线上的读取数据经反转使得数据从“1”翻转到“0”或从“0”翻转到“1”。针对未修改的位，存在于分层数据线上的读取数据在数据被写回到存储器时保持不变。因为分层数据线之间的反向连接导致较低层分层数据线的反转在存储器装置完成计算写入数据之前的一时间开始，所以可实现更快写入时间。如果写入数据指示特定位将被修改，那么在写入时加速较低层分层数据线的反转。如果写入数据指示特定位不会被修改，那么在写入时反转较低层分层数据线的反转。
根据本发明的半导体存储器装置可包含经配置以校正可在存储数据中检测到的特定错误的错误校正码功能性。在一些实施例中，存储器可经配置有专用错误校正码操作。在此，存储器可包含与存储数据的每一字节或其它单元相关联的存储奇偶校验位。此奇偶校验位可在读取时与相关联数据字节一起从存储读器取。在其它实施例中，奇偶校验位可在读取时被计算而非存储于存储器中的专用奇偶校验位位置中。在任一情况中，存储器装置可在实施错误校正码功能性时使用读取-修改-写入操作。在此，存储器装置可执行其中在基于读取数据及奇偶校验位的奇偶校验操作中计算写入数据的读取-修改-写入操作。具有错误校正码功能性的半导体存储器装置可包含分层数据线之间的反向连接以促成更快读取-修改-写入时间且因此促成更快错误校正码时间。根据本发明的具有反向数据连接的半导体存储器装置还可包含经配置以防止数据错误发生的电路，写入操作包含屏蔽数据。
存储器架构的概述
图1是根据本发明的实施例的存储器100的一部分的示意性说明。存储器100包含存储器单元阵列116，其可为(例如)DRAM存储器单元、SRAM存储器单元、快闪存储器单元或一些其它类型的存储器单元。存储器100通常可经配置以与包含经配置以与存储器100通信的至少一处理器的较大数字系统协同操作。在本描述中，“外部”是指存储器100外部的信号及操作，且“内部”是指存储器100内的信号及操作。作为说明性实例，存储器100可耦合到将外部命令及时钟信号提供到存储器100的微处理器。尽管本描述中的实例涉及同步存储器装置，但本文中描述的原理同样适用于其它类型的同步集成电路。
存储器100通常可经配置以执行从外部装置接收的读取及/或写入命令。存储器100外部的信号时序可由外部时钟信号CLK确定。存储器100内的操作通常与外部操作同步。同步时钟发生器104通常经配置以通过时钟缓冲器108接收外部时钟信号CLK及产生同步内部时钟信号112。由同步时钟发生器104产生的同步内部时钟信号112可经提供到各个内部存储器组件以促进根据外部时钟CLK锁存命令、地址及数据信号。
由存储器100执行的读取及/或写入命令通常涉及存取与存储器阵列116相关联的存储器单元。读取命令跨数据总线120将存储于阵列116中的数据提供到外部装置。写入命令跨数据总线120从外部装置接收数据且将所述数据存储于存储器阵列116中。在读取命令实例中，数据输出可与外部时钟信号CLK同步地经置放于存储器100的数据总线120上，使得存储器装置100以允许数据由外部控制器捕获的方式输出数据。为了以适当时序输出数据，同步时钟发生器104响应于外部时钟信号开发内部时钟信号且将所述内部时钟信号施加于存储器装置100中所含的锁存器以对数据计时。内部时钟信号及外部时钟CLK经同步以确保内部时钟信号在适当时间对锁存器计时以成功捕获命令。
存储器系统100包含通过命令总线128接收存储器命令的命令解码器124。命令解码器124接收施加于命令总线128的存储器命令，解码所述命令，且将所述解码命令提供到时序发生器130。时序发生器130产生对应控制信号以对存储器阵列116执行各种操作。举例来说，时序发生器130可产生内部控制信号以从存储器阵列116读取数据及/或将数据写入到存储器阵列116。与特定命令相关联的行及列地址信号通过地址总线132施加于存储器100。地址总线132将行地址信号提供到行地址缓冲器136，行地址缓冲器136将输出提供到一或多个行解码器140。另外，地址总线132通过列地址缓冲器144将列地址信号提供到列地址计数器148，列地址计数器148将输出提供到一或多个列解码器152。
如图1中可见，行及列地址可由地址缓冲器136、144分别提供到一或多个行解码器140及一或多个列解码器152。列解码器152选择对应于相应列地址的延伸通过阵列116的位线。行解码器140包含或耦合到字线驱动器或类似组件，所述字线驱动器或类似组件激活对应于接收到的行地址的阵列116中的存储器单元的相应行。对应于接收到的列地址的所选择数据线(例如一或多个位线)耦合到读取/写入电路系统，所述读取/写入电路系统包含经配置以放大存储于阵列116的各个存储器单元中的数据的感测放大器156电路。感测放大器156电路耦合到主放大器160，主放大器160经配置以进一步放大从阵列116读取的数据。锁存器/寄存器164从主放大器160捕获读取数据且将捕获到的读取数据提供到输出缓冲器168。接着，输出缓冲器168将读取数据提供到数据总线120用于从存储器100传输出。
另外，数据总线120可耦合到输入缓冲器172，输入缓冲器172经配置以接收从外部源传输到数据总线120的写入数据。输入缓冲器172耦合到写入缓冲器176，写入缓冲器176经配置以从输入缓冲器172接收写入数据且将所述写入数据传送到存储器阵列116。另外，写入缓冲器176可经配置以将从存储器阵列116读取的数据写回到存储器阵列116。此类型的存储器写回的一个实例是包含读取数据位、修改数据位及将经修改数据位写回到存储器阵列116中的相同位置的读取-修改-写入操作。此读取-修改-写入操作可响应于其中将待写入的数据供应到存储器系统的“屏蔽写入”命令而发生，其中屏蔽数据表示免于由新数据写入的一或多个存储器单元。读取-修改-写入操作也可响应于ECC(错误校正码)操作而发生，其中需要基于对从经存取存储器单元读出的数据的计算来校正一或多个奇偶校验位。结合读取-修改-写入操作或其它写回存储器操作，写入缓冲器176可经配置以经由主放大器160接收数据。结合图2更详细论述实例存储器数据路径的这些及其它特征。
图2是说明根据本发明的半导体存储器装置200的实例布局的示意图。图2的半导体装置200可对应于图1的存储器装置。从图2省略图1中说明的特定组件以简化图式。图2大体上说明提供数据来回传送于个别存储器单元204的数据路径。存储器单元204可为在存储器阵列116(图1)内布置成栅格图案(即，布置成包含多个行及多个列的矩阵)的多个存储器单元中的一者。给定存储器单元204可经布置于一或多个子字线(SWL)208与一或多个位线(BL)的相应相交点处。可耦合到存储器单元204的位线包含位线(BLT)212及反转位线(BLB)216。存储器单元204可具有其中单元(或存取)晶体管220及单元(或存储)电容器224串联连接于位线212、216中的对应一者与被供应参考电压的板布线之间的配置。单元晶体管可包含n沟道MOS晶体管，且其栅极电极可连接到子字线208中的对应一者。
图2的半导体装置200包含选择对应于相应行地址的字线的行解码器228。行解码器228可对应于图1的行解码器140。行解码器228是驱动多个字线基于行地址选择特定存储器单元的电路。基于来自时序发生器230的信号，行解码器228可经配置以驱动行解码器228可直接耦合到其的一或多个主字线。尽管图2中未明确展示，但各个主字线可耦合到子字线(SWL)208。此耦合可通过将主字线连接到子字线SWL的各种组件发生。出于说明目的，图2中展示一个子字线SWL。子字线SWL可由子字驱动器(未展示)驱动。子字驱动器中的每一者根据行地址驱动子字线208中的对应一者。行地址由将行地址驱动到主字线上的行解码器228提供。子字驱动器提供主字线与子字线之间的耦合且借此响应于由行解码器228提供的行地址而以适当信号驱动子字线208。
图2的半导体装置200还可包含选择对应于相应列地址的位线的列解码器232。列解码器232可对应于图1的列解码器152。列解码器232是基于列地址选择多个感测放大器的电路。列解码器232经配置以通过驱动列选择(CS)236线来选择给定多个感测放大器。通过实例且无限制，图2包含一个列选择线(CS)236及一个感测放大器240。感测放大器240可耦合到位线对BLT/B。感测放大器240可经配置以放大位线对BLT/B中产生的电势差。由感测放大器240放大的读取数据可经传送到真及互补局部输入/输出线(LIOT)244及(LIOB)248，且接着进一步传送到真及互补全局输入/输出线(GIOT)252及(GIOB)256。
局部输入/输出线LIOT/B及全局输入/输出线GIOT/B是分层结构化输入/输出线。局部输入/输出线LIOT/B用于从存储器单元204传送出读取数据及/或将写入数据传送到存储器单元204。局部输入/输出线LIOT/B可为用于通过使用一对线来传送读取数据及写入数据的差分数据输入/输出线。全局输入/输出线GIOT/B用于在主放大器与例如锁存器或输出缓冲器(图1)的下游组件之间传送数据。全局输入/输出线GIOT/B也可为用于通过使用一对线来传送读取数据及写入数据的差分数据输入/输出线。
图2说明促进数据在存储器单元204与全局输入/输出线252、256之间传送的各种组件。如提及，感测放大器240经由一或多个位线212、216耦合到存储器单元204。感测放大器240经配置以分别经由列开关260及262在位线212、216与局部输入/输出线244、248之间传送数据。列开关260、262可由启用特定感测放大器240以将其数据传送到局部输入输出线244、248上的列选择CS线驱动。局部输入线244、248经接收为子放大器264处的输入。子放大器264通常可经配置以在局部输入/输出线LIOT/B与全局输入/输出线GIOT/B之间传送数据。列解码器232可通过由列解码器232产生且经接收为子放大器264处的其它输入的写入启用(Wren)268及读取启用(Rden)272信号来控制此数据传送。图3中展示与子放大器相关联的额外连接。图2的半导体装置200可进一步包含预充电及均衡电路266，其由从行解码器228提供的预充电信号PDLB的启用电平激活以将感测放大器240及位线BLT/B的输出预充电及均衡到预定电压电平。尽管图2中未展示，但存储器装置200进一步包含预充电电路，其经配置以将局部输入/输出线LIOT/B及主输入/输出线GIOB/L预充电到(例如)高电平(VDD)。
图3是说明根据本发明的包含子放大器304的半导体装置的一部分的示意图。图3说明子放大器304的内部组件及子放大器304与接近子放大器304的其它组件之间的耦合。图3的子放大器304可对应于图2的子放大器264。因此，子放大器304通常可经配置以在局部输入/输出线(LIOT)308及(LIOB)312与全局输入/输出线(GIOT)316及(GIOB)320之间传送数据。列解码器(例如图2的列解码器232)可通过由列解码器产生且经接收为子放大器304处的输入的写入启用(Wren)324及读取启用(Rden)328信号来控制此数据传送。图2中说明了列解码器，但从图3省略其以简化图式。出于相同原因，还从图3省略图2的预充电及均衡电路266。
子放大器304可经由局部输入-输出线LIOT/B及列开关CS耦合到感测放大器332，例如也在图2中展示。通过实例且无限制，图3说明一个感测放大器332。如图3中指示，子放大器304及感测放大器332可为存储器阵列336的组件。另外，图3说明子放大器304可经由全局输入/输出线GIOT/B及晶体管N7及N8耦合到主放大器340且经由全局输入/输出线GIOT/B进一步耦合到写入缓冲器344。晶体管N7及N8中的每一者可为P沟道类型。主放大器340及写入缓冲器344可分别对应于图1的主放大器160及写入缓冲器176。因此，主放大器340可经配置以从子放大器304接收数据且进一步放大所述数据以传输到提供数据到外部源的传输的下游组件。
写入缓冲器344一方面可经配置以从下游组件接收写入数据且将所述写入数据传送到子放大器304。写入数据可从子放大器304传递到感测放大器332且从感测放大器332传递到特定存储器单元，如结合图2描述。如提及，写入缓冲器344另一方面可经配置以通过存储器写回操作(其一个实例是读取-修改-写入操作)将从存储器读取的数据写回到相同存储器。在此，将数据位读取到写入缓冲器344，其中根据需要修改数据位且将其写回到相同存储器。结合读取-修改-写入操作或其它写回存储器操作，写入缓冲器344可经配置以从原本将子放大器304耦合到主放大器340的全局输入/输出线GIOT/B接收数据。
子放大器304包含一起形成布置于局部输入/输出线LIOT/B与全局输入/输出线GIOT/B之间的相交点处的传送门348的晶体管N1及N2。N1晶体管可耦合于真全局输入/输出线GIOT与互补局部输入/输出线LIOB之间，且N2晶体管可耦合于互补全局输入/输出线GIOB与真局部输入/输出线LIOT之间。在一个实施例中，N1及N2晶体管可为nMOS(n沟道MOS)晶体管。子放大器304内的传送门348的晶体管N1及N2的传导及非传导可基于Wren信号控制。
包含传送门348的子放大器304可在读取模式及写入模式两者中操作。读取模式对应于其中信息从存储器单元读取且输出到外部的状态。写入模式对应于其中将外部信息写入到存储器单元的状态。读取模式及写入模式两者在本文中可称为对应于其中在外部存取半导体装置的状态的“主动模式”。读取-修改-写入操作也可包含于主动模式中。另一方面，其中不在外部存取半导体装置的状态在本文中可称为“备用模式”。结合这些主动模式，传送门348可由写入启用信号Wren控制。如图3中展示，写入启用信号Wren可经接收为传送门348的相应晶体管N1及N2的栅极端子处的输入。
另外，子放大器304包含一起形成布置于局部输入/输出线LIOT/B与全局输入/输出线GIOT/B之间的相交点处的读取放大器352的晶体管N3到N6。读取放大器352可经形成为单端放大器，其包含使其栅极端子分别耦合到局部输入/输出线LIOB/T的第一组晶体管N3及N4。晶体管N5可耦合于晶体管N3与例如接地(或Vss)的供电线之间，且晶体管N6可耦合于晶体管N4与供电线之间，晶体管N5及N6的栅极被共同供应Rden信号。在此配置中，当读取放大器352由Rden信号的启用电平激活时，真及互补全局线GIOT及GIOB分别响应于互补及真局部输入/输出线LIOB及LIOT上的电势而被驱动。此外，全局输入/输出线GIOT/B的负载由于晶体管N1到N4而无法由局部输入/输出线LIOT/B直接看到以减轻连接到经由列开关(CS)360、362驱动局部输入/输出线LIOT/B的位线BLT/B的感测放大器332的驱动负载。借助于此布置，局部输入/输出线LIOT/B可在读取操作期间由感测放大器332高速驱动。此外，全局输入/输出线GIOT/B可通过采用其中使读取放大器是单端放大器且以高放大因子驱动全局输入/输出线GIOT/B的布置来高速驱动。应注意，可以由Rden信号控制的单个晶体管替换晶体管N5及N6。在此情况中，晶体管N3及N4的源极可共同耦合到电路节点，且此电路节点可经由此单个晶体管耦合到供电线。
全局输入/输出线GIOT/B与局部输入/输出线LIOT/B之间的连接可由一起形成传送门348的晶体管N1及N2控制。在读取操作期间，确证Rden信号以允许读取放大器352响应于局部输入/输出线LIOT/B上的读取数据而驱动GIOT/B线。可在此时取消确证Wren信号。在写入操作期间，确证Wren信号以通过传送门348将GIOB/T线一起耦合到LIOT/B线。可在此时取消确证读取启用信号Rden。下文将参考图4A及图4B详细描述读取-修改-写入操作期间Rden及Wren信号的确证及取消确证。
数据线连接
根据本发明的存储器装置可包含局部输入/输出线LIOT/B与全局输入/输出线GIOT/B之间的反向连接。在此，LIOB线(互补局部输入/输出线)经由传送门晶体管N1耦合到GIOT线(真全局输入/输出线)，且LIOT线(真局部输入/输出线)经由传送门晶体管N2耦合到GIOB线(互补全局输入/输出线)。此与其中LIOB线耦合到GIOB线且LIOT线耦合到GIOT线的常规布置形成对比。在此配置中，LIOT/B与GIOT/B线之间的反向连接在由数据写入命令或读取-修改-写入命令引起的数据写入操作期间通过传送门348发生。另一方面，在读取放大器352中，晶体管N3可经连接使得其响应于互补局部输入/输出线LIOB上的电平而驱动真全局输入/输出线GIOT，且晶体管N4经连接使得其响应于真局部输入/输出线LIOT上的电平而驱动互补全局输入/输出线GIOB。因此，读取放大器352以非反向方式耦合于LIOT/B与GIOT/B线之间。此也与常规布置形成对比。
因此配置有图3中展示的反向连接的子放大器304在读取操作期间以非反向方式传送数据且在写入操作期间以反向方式传送数据。在读取操作中，读取放大器352将匹配数据从局部输入/输出线LIOT/B传送到全局输入/输出线GIOT/B。举例来说，读取放大器352将由LIOT线上的高电压及LIOB线上的低电压表示的逻辑“1”传送到全局输入/输出线作为由GIOT线上的高电压及GIOB线上的低电压表示的逻辑“1”。相比而言，在写入操作中，传送门348将相反数据从全局输入/输出线GIOT/B传送到局部输入/输出线LIOT/B。举例来说，传送门348将由GIOT线上的高电压及GIOB线上的低电压表示的逻辑“1”传送到局部输入/输出线作为由LIOT线上的低电压及LIOB线上的高电压表示的逻辑“0”。
假定子放大器304在写入操作期间以反向方式传送数据，那么写入放大器344可经配置以用相反数据驱动全局输入/输出线GIOT/B，使得正确数据最终被写入到存储器。举例来说，如果逻辑“1”将被写入到给定存储器单元，那么写入缓冲器可用由GIOT线上的低电压及GIOB线上的高电压表示的逻辑“0”驱动GIOT/B线。接着，传送门348将相反数据从全局输入/输出线GIOT/B传送到局部输入/输出线LIOT/B。明确来说，传送门348将GIOT/B线上的逻辑“0”传送到局部输入/输出线作为由LIOT线上的高电压及LIOB线上的低电压表示的逻辑“1”。接着，此逻辑“1”经由列开关360及362及感测放大器332传送到位线BLT/B以存储于适当存储器单元中。
更快写入时间
根据本发明的局部输入/输出线LIOT/B与全局输入/输出线GIOT/B之间的反向连接减少与读取-修改-写入操作相关联的写入时间。此优点来源于利用了写入启用Wren信号的确证与接通写入缓冲之间的时间。在一些例子中，此可发生于执行奇偶校验操作的时间期间。减少写入时间尤其发生于写入数据是存在于信号线GIOT/B、LIOT/B及BLT/B上的读取数据的反转的情况中，如下文参考图4A及4B详细论述。
图4A及4B是展示根据本发明的与读取-修改-写入操作相关联的数据及控制信号的时序图。在图4A的读取-修改-写入操作中，从存储器单元读取数据位且将反转数据写回到存储器单元。在图4B的读取-修改-写入操作中，从存储器单元读取数据位且将匹配数据写回到存储器单元。图4A及4B包含对应于图2及图3中说明的数据及控制信号的信号迹线。
图4A及4B包含CS、Rden及Wren控制信号的信号迹线。CS信号迹线404可对应于驱动图2的列开关260及262(图3的360及362)启用特定感测放大器240以使其数据来回传送于局部输入输出线LIOT/B的列选择信号CS。Rden信号迹线408可对应于控制通过读取放大器352将读取数据从局部输入/输出线LIOT/B传送到全局输入/输出线GIOT/B的读取启用信号Rden。Wren信号迹线412可对应于控制通过传送门348将写入数据从全局输入/输出线GIOT/B传送到局部输入/输出线LIOT/B的写入启用信号Wren。另外，图4A及4B包含在写入缓冲器344处于“接通”(激活)状态时被确证及在写入缓冲器344处于“断开”(取消激活)状态时被取消确证的写入缓冲器信号416。
图4A及4B包含BLT/B、LIOT/B及GIOT/B数据信号的信号迹线。BLT/B信号迹线420可对应于通过感测放大器的操作使数据来回传送于存储器单元的差分位线信号BLT/B。LIOT/B信号迹线424可对应于使数据来回传送于位线BLT/B的差分局部输入/输出线信号LIOT/B。GIOT/B信号迹线428可对应于使数据来回传送于局部输入/输出线LIOT/B的差分全局输入/输出信号GIOT/B。
最初，在读取-修改-写入操作开始时，控制信号CS、Rden及Wren处于指示取消确证状态的低电压。差分电压存在于位线BLT/B上。更明确来说，位线BLT/B中的一者(在此实例中是BLT)处于高电压，而另一位线BLT/B(在此实例中是BLB)处于低电压电平。存在于位线BLT/B上的差分电压可表示从存储器阵列的给定存储器单元提供的读取数据。在列选择CS线取消确证的情况下，局部输入/输出线LIOT/B不被驱动到不同电压。在此状态中，无特定数据值存在于局部输入/输出线LIOT/B上，使得局部输入/输出线LIOT/B两者保持在信号CS确证之前被预充电的预充电电平(在此实例中是高电平)。类似地，在读取启用Rden线取消确证的情况下，全局输入/输出线GIOT/B不被驱动到不同电压，从而导致全局输入/输出线GIOT/B两者保持在信号CS确证之前被预充电的预充电电平(在此实例中是高电平)。因此，无特定数据值存在于全局输入/输出线GIOT/B上。
在时间点A，确证列选择信号CS。列选择信号CS驱动图2的列开关260及262(图3的360及362)启用感测放大器332以将读取数据从位线BLT/B传送到局部输入输出线LIOT/B。如图4A及4B中展示，读取数据的传送导致局部线LIOT/B中的一者(在此实例中是LIOT)保持高电压，而另一局部输入/输出线LIOT/B(在此实例中是LIOB)被驱动向低电压电平。存在于局部输入/输出线LIOT/B上的差分电压对应于由位线BLT/B提供的读取数据。
在时间点B，确证读取启用信号Rden。经确证读取启用Rden信号激活读取放大器352，使得全局输入/输出线GIOT/B响应于局部输入/输出线LIOT/B上的电压电平而被驱动。响应于读取启用Rden信号，将单元数据从局部输入/输出线LIOT/B读取到全局输入/输出线GIOT/B。如先前论述且如图4A及4B中展示，经激活读取放大器352以非反向方式将读取数据传送到全局输入/输出线GIOT/B，导致全局输入/输出线GIOT/B中的一者(在此实例中是GIOT)保持高电压，而全局输入/输出线GIOT/B中的另一者(在此实例中是GIOB)被驱动向低电压电平。此后取消确证读取启用信号Rden。
在时间点C(即，在取消确证读取启用信号Rden之后)，确证写入启用信号Wren。经确证写入启用信号Wren驱动传送门348将全局输入/输出线GIOT/B耦合到局部输入/输出线LIOT/B。如图4A及4B中展示，由于写入缓冲器信号416未被确证且保持非有效低电平且由于全局输入/输出线GIOT及GIOB分别处于高电平及低电平，所以真局部输入/输出线LIOT及真位线BLT的电压电平从高电平减小一点且互补局部输入/输出线LIOB及互补位线BLB的电压电平从低电平增大一点。在写入启用信号Wren确证的情况下，启动读取-修改-写入操作中的数据可写入状态；然而，写入缓冲器344在此时未被启用，因为写入缓冲器信号416被取消确证。因此，写入数据未从写入缓冲器344驱动到全局输入/输出GIOT/B上。在此期间，可在写入缓冲器344中计算写入数据。当读取-修改-写入操作结合错误校正码操作执行时，写入缓冲器344可基于奇偶校验操作计算将被写回到相同存储器单元的写回数据。当读取-修改-写入操作结合伴随有写入数据及屏蔽数据的屏蔽写入命令执行时，可从读取数据、写入数据及屏蔽数据获得写回数据。
在时间点D，确证写入缓冲器信号416(变成有效高电平)，同时确证写入启用信号Wren以使写入缓冲器344处于“接通”(“激活”)状态。因此，写入缓冲器344可在等待奇偶校验操作结束及写回数据被确定之后启动数据写入操作。在此数据写入操作的情况下，写入缓冲器344基于写回数据驱动全局输入/输出线GIOT/B以致使局部输入/输出线LIOT/B及位线BLT/B通过传送门348被驱动。
如图4A及4B中展示，启动此数据写入操作，而无需从其中使在先前读取操作中读取的信息留在位线BLT/B、局部输入/输出线LIOT/B及全局输入/输出线GIOT/B中的状态对BLT/B、LIOT/B及GIOT/B线重新预充电。当写回数据是读取数据的反转数据时，写入放大器344驱动全局线GIOT/B而无需翻转其逻辑电平的先前状态，使得信号线LIOT/B及BLT/B的逻辑电平从先前状态翻转。此情形在图4A中说明。另一方面，当写回数据与读取数据相同时，写入放大器344驱动信号线GIOT/B翻转其逻辑电平的先前状态，使得信号线LIOT/B及BLT/B的逻辑电平不从先前状态翻转。此情形在图4B中说明。
读取-修改-写入操作可操作特定存储器单元，例如包含多个位的“字节”或“字”。通过实例且无限制，图4A及4B的时序图说明读取-修改-写入操作的一个位。修改(图4A)或不修改(图4B)读取-修改-写入中的每一位。针对被修改或反转的位，存在于分层数据线上的读取数据经反转使得数据从“1”翻转到“0”或从“0”翻转到“1”。针对未被修改的位，存在于分层数据线上的读取数据在数据被写回到存储器时保持不变。
图4A说明其中写回数据指示特定位在写入时将被修改或反转的情况。因此，存在于分层数据线上的读取数据经反转使得数据从“1”翻转到“0”或从“0”翻转到“1”。一旦计算了写回数据，则接通写入缓冲器344(在时间点D)且将写回数据驱动到全局输入/输出线GIOT/B上。在图4A的实例中，写回数据是作为读取数据“1”的反转的“0”。然而，如先前论述，数据以反转方式从GIOT/B线传送到LIOT/B线。因此，需要写入缓冲器344用由真全局输入/输出线GIOT上的高电平及互补全局输入/输出线GIOB上的低电平表示的数据“0”驱动GIOT/B线。然而，此情形已通过读取数据来发生于GIOT/B线上。因此，写入缓冲器344可以小功率及高速度将GIOT驱动到高电平且将GIOB线驱动到低电平。响应于此而成功翻转局部输入/输出线LIOT/B及位线BLT/B的逻辑电平的状态。以此方式，作为读取数据的反转的写回数据被写回且存储于已从其读出读取数据的适当存储器单元中。
图4B说明其中写回数据指示特定位不会在写入时被修改的情况。因此，存在于分层数据线上的读取数据未经反转使得“1”仍是“1”且“0”仍是“0”。一旦计算了写回数据，则接通写入缓冲器(在时间点D)且将写回数据驱动到全局输入/输出线GIOT/B上。在图4B的实例中，写回数据是与读取数据相同的“1”。因为数据以反转方式从GIOT/B线传送到LIOT/B线，所以需要写入缓冲器344用由真全局输入/输出线GIOT上的低电平及互补全局输入/输出线GIOB上的高电平表示的数据“0”驱动GIOT/B线。因此，写入缓冲器344可将GIOT驱动到低电平且将GIOB线驱动到高电平以翻转GIOT/B线的逻辑电平的状态。因此，维持LIOT/B线及BLT/B线的逻辑电平的状态。以此方式，匹配数据被写回且存储于已从其读出读取数据的适当存储器单元中。尽管需要翻转GIOT/B线的逻辑电平，但无需翻转LIOT/B及BLT/B线中的每一者的逻辑状态以抑制功耗。
在其中读取数据及写回数据中的每一者以非反转方式传送于LIOT/B线与GIOT/B线之间的常规存储器装置中，为了将作为读取数据的反转的数据写回到存储器单元，需要翻转所有GIOT/B、LIOT/B及BLT/B线的逻辑电平以在较低操作速度下消耗大功率。
经改进错误校正
根据本发明的半导体存储器装置可包含经配置以校正可在存储数据中检测到的特定错误的错误校正码(ECC)功能性。图5是可经配置用于专用错误校正码操作的存储器阵列504的示意性说明。存储器阵列504可包含分层数据线，其包含局部输入/输出线(LIOT/B)508及全局输入/输出线(GIOT/B)512。如上文描述，存储器阵列504可另外包含分层数据线之间的反向连接以促成更快读取-修改-写入时间且因此促成更快错误校正码时间。尽管图5中未明确展示，但存储器阵列504可另外包含经配置以在局部输入/输出线LIOT/B与阵列504的各个存储器单元之间传送数据的位线BLT/B。各个分层数据线之间的耦合可由例如列解码器(YDEC/MA)516的控制组件控制。图3的主放大器340可包含于YDEC/MA 516中。错误校正码模块520可控制由阵列504实施的ECC功能性。从图5省略作为存储器阵列504的部分或原本与存储器阵列504相关联的某些其它组件(例如图1中说明的组件)以简化图式。通过实例且无限制，图5包含一个存储器阵列504。
图5描绘配备ECC的存储器装置的阵列504结构。因此，存储器阵列504可包含数据阵列524部分及奇偶校验阵列528部分。奇偶校验阵列528可经配置以存储与存储于数据阵列524中的数据字节或数据的其它单元相关联的奇偶校验位。存储器阵列504可经配置以在读取时从奇偶校验阵列528读取一或多个奇偶校验位及从数据阵列524读取数据字节。另外，存储器阵列504可经配置以处置屏蔽位连同执行专用错误校正码操作。在此，存储器阵列504从待屏蔽数据及写入数据产生奇偶校验数据。为了从待屏蔽数据产生奇偶校验数据，从存储器阵列504读取读取数据一次。结合此操作，存储器阵列504经配置以在写入之前读取阵列数据一次、用所述数据及写入数据执行错误校正码处理、产生奇偶校验数据及写入结果。存储器阵列504可在实施这些错误校正码操作时使用读取-修改-写入操作。存储器阵列504可执行其中在基于读取数据及奇偶校验位的奇偶校验操作中计算写入数据的读取-修改-写入操作。
阵列504可与经配置以执行读取-修改-写入操作的存储器装置相关联。存储器可在包含屏蔽及未屏蔽位的错误校正码操作中使用读取-修改-写入操作。可针对这些类型的位中的每一者以不同方式实施写入-修改-写入操作。在屏蔽位的常规处理中，通常停止写入驱动器且在数据从存储器读取之后保持信号线GIOT/B及LIOT/B上的数据。针对未被屏蔽的位，可从写入驱动器写入数据以致使写入数据写入到适当存储器单元。然而，此常规布置会在用于根据本发明的包含分层数据线之间的反向连接的存储器阵列中时受静态噪声容限问题影响。因此，如下文更详细描述，存储器阵列504还可包含经配置以防止数据错误发生的电路，写入操作包含屏蔽数据。
阵列504中的静态噪声容限问题可随结合屏蔽位执行的写入操作出现。因为待屏蔽位不被写入，所以信号线GIOT/B及LIOT/B使数据保持被读取的状态。参考图3的更详细电路图，当写入驱动器344停止时，接通LIOT/B传送门348的晶体管N1及N2及GIOT/B传送门356的晶体管N7及N8两者。在此状态中，全局输入/输出线GIOT/B、局部输入/输出线LIOT/B及位线BLT/B的电容性组件耦合在一起。因此，来自全局输入/输出线GIOT/B及/或局部输入/输出线LIOT/B的电荷可朝向存储器阵列流动，从而致使位线BLT/B浮动。取决于位线BLT/B的浮动电压电平，存在感测放大器332的错误操作的风险，其可导致数据丢失。
为了克服这些潜在静态噪声容限问题，根据本发明的存储器装置可经配置以写回在读取操作中被屏蔽的数据。如提及，因为奇偶校验数据从写入数据及读取数据产生作为读取-修改-写入操作的部分，所以单元数据在这些操作中从存储器阵列读出。根据本发明实施例，存储器装置可利用所述读取数据且将屏蔽位重写到存储器阵列。因此，在执行相关位的ECC校正之后，可将经校正数据重写到存储器阵列。再次参考图3，从存储器单元读取的数据可经由主放大器340重写于写入驱动器处。
图6A是根据本发明的存储器装置的写入驱动器600的一部分的示意性说明。写入驱动器600可经配置以写回从存储器读取的屏蔽数据作为奇偶校验操作的部分。如上文描述，奇偶校验操作可结合在根据本发明的配备ECC的半导体存储器装置中执行的错误校正码操作执行。图6A的写入驱动器600可经配置以用被屏蔽的数据字节/字的一部分的读取数据驱动分层数据线。针对未被屏蔽的数据字节/字的部分，写入驱动器600用写入数据驱动分层数据线。因此，针对错误校正码操作的屏蔽部分，写入驱动器600重写从存储器读取的数据以产生奇偶校验数据。在存储器装置以此方式配置的情况下，写入驱动器600可在不停止被屏蔽的位的操作的情况下操作。因此，写入驱动器600可在不停止ECC操作的每一位的情况下操作。因此，可减少或消除可归因于静态噪声容限问题的数据错误。
通过实例且无限制，图6A中说明的写入驱动器600包含一个数据线的输出部分。省略写入驱动器600的其它部分以简化图式。写入驱动器600数据的输出部分可包含在图6A中标记为“Data”及“Data_F”的“真”及“反转”(或“互补”)差分数据线。写入位、读取位及屏蔽位提供驱动Data及Data_F线的输入。写入位由在图6A中标记为“Write_Data”及“Write_Data_F”的差分信号线表示。“DSA_Data”及“DSA_Data_F”表示读取位的差分信号线。“Mask_Data”及“Mask_Data_F”表示屏蔽位的差分信号线。
差分数据线的“真”侧可包含各自耦合到驱动Data线的第一OR门612的第一AND门604及第二AND门608。Mask_Data_F可经提供为到第一AND门604的输入，且Mask_Data可经提供为到第二AND门608的输入。Write_Data_F将另一输入提供到第一AND门604，且DSA_Data将另一输入提供到第二AND门608。在此配置中，第一AND门604及第二AND门608操作以基于屏蔽数据位选择数据线的“真”侧的读取数据位或写入数据位。更明确来说，屏蔽位经提供为Mask_Data及Mask_Data_F线上的“10”或“01”且因此操作以选择第一AND门604或第二AND门608以经由第一OR门612将Write_Data_F或DSA_Data传递到Data线上。
差分数据线的“反转”侧可包含各自耦合到驱动Data_F线的第二OR门624的第三AND门616及第四AND门620。Mask_Data_F可经提供为到第三AND门616的输入，且Mask_Data可经提供为到第四AND门620的输入。Write_Data将另一输入提供到第三AND门616，且DSA_Data_F将另一输入提供到第四AND门620。在此配置中，第三AND门616及第四AND门620操作以基于屏蔽数据位选择数据线的“反转”侧的读取数据位或写入数据位。更明确来说，屏蔽位经提供为Mask_Data及Mask_Data_F线上的“10”或“01”且因此操作以选择第三AND门616或第四AND门620以经由第二OR门624将Write_Data或DSA_Data_F传递到Data_F线上。
因此，如由图6A中展示的一个数据线说明，写入驱动器600用屏蔽位的读取数据驱动分层数据线。针对未被屏蔽的位，写入驱动器600用写入数据驱动分层数据线。以此方式配置的写入驱动器600可在不停止被屏蔽的位的操作的情况下操作，且因此可避免可归因于静态噪声容限问题的上述数据错误。应注意，由于传送门348处的全局输入/输出线GIOT/B与局部输入/输出线LIOT/B之间的反向连接，写入驱动600用反转数据驱动分层数据线。
如图6A中展示，写入驱动器600通常可经配置以写回屏蔽位的读取数据。然而，在一些情况中，情况可为存储器写回读取位的反转，即使读取位在存储器操作中被屏蔽。举例来说，当执行错误校正码操作时，情况可为在屏蔽位中检测到错误。当检测到此错误时，屏蔽位的读取数据可经反转且接着写回到存储器。根据本发明实施例，存储器的主放大器组件可包含经配置以确定数据位将何时以此方式写回到存储器的检测电路。图6B中展示此检测电路的实例。
图6B是根据本发明的存储器装置的主放大器602的一部分的示意性说明。主放大器602可经配置以检测错误何时存在于屏蔽数据中，使得对应读取数据的反转被写回到存储器。通过实例且无限制，图6B中说明的主放大器602包含检测电路的部分。省略主放大器602的其它部分以简化图式。写入驱动器602的检测电路部分可包含在图6B中标记为“Memory_Write_F”的输出线，其在检测到位错误时被确证。写入位及读取位提供驱动输出线Memory_Write_F的输入。写入位由在图6B中标记为“Write_Data”及“Write_Data_F”的差分信号线表示。“DSA_Data”及“DSA_Data_F”表示读取位的差分信号线。
写入驱动器602的检测电路部分可包含各自耦合到驱动输出线Memory_Write_F的第三OR门636的第五AND门628及第六AND门632。DSA_Data可经提供为到第五AND门628的输入，且DSA_Data_F可经提供为到第六AND门632的输入。Write_Data_F将另一输入提供到第五AND门628，且Write_Data将另一输入提供到第六AND门632。在此配置中，第五AND门628及第六AND门632操作以比较屏蔽位的读取与写入数据以确定错误是否存在。当此错误存在时，写入驱动器602的检测电路部分通过操作输出线Memory_Write_F来确证Memory_Write_F。输出线Memory_Write_F的确证可操作以将读取数据的反转写回到存储器以借此校正检测到的错误。
上述说明、实例及数据提供权利要求书中所定义的本发明的示范性实施例的结构及使用的完整描述。尽管上文已在某种特殊程度上或参考一或多个个别实施例描述本发明的各种实施例，但所属领域的技术人员可在不脱离本发明的精神或范围的情况下对所揭示实施例做出众多改变。因此，可考虑其它实施例。希望应将上文描述中所含及附图中展示的所有事项解译为仅说明特定实施例且不具限制性。
以上描述具有广泛应用。任何实施例的论述仅意在说明，且不希望暗示包含权利要求书的本发明的范围受限于这些实例。换句话说，尽管本文中已详细描述本发明的说明性实施例，但除受现有技术限制之外，本发明的方面可以各种其它方式体现及运用，且所附权利要求书希望被解释为包含此类变化。

Claims (25)

1.一种设备，其包括：
第一及第二局部IO线；
第一及第二全局IO线；及
控制电路，其在写入操作中经配置以使所述第一局部IO线及所述第一全局IO线处于逻辑电平的第一及第二组合中的一者且使所述第二局部IO线及所述第二全局IO线处于逻辑电平的所述第一及第二组合中的另一者，且在读取操作中进一步经配置以致使所述第一局部IO线及所述第一全局IO线处于逻辑电平的第三及第四组合中的一者中且致使所述第二局部IO线及所述第二全局IO线处于逻辑电平的所述第三及第四组合中的另一者。
2.根据权利要求1所述的设备，其中
逻辑电平的所述第一组合包含所述第一局部IO线上的高逻辑值及所述第一全局IO线上的高逻辑值；
逻辑电平的所述第二组合包含所述第二局部IO线上的低逻辑值及所述第二全局IO线上的低逻辑值；
逻辑电平的所述第三组合包含所述第一局部IO线上的高逻辑值及所述第一全局IO线上的低逻辑值；且
逻辑电平的所述第四组合包含所述第二局部IO线上的低逻辑值及所述第二全局IO线上的高逻辑值。
3.根据权利要求2所述的设备，其中
所述读取操作读取数据值1；且
所述写入操作写入数据值1。
4.根据权利要求1所述的设备，其中
逻辑电平的所述第一组合包含所述第二局部IO线上的低逻辑值及所述第二全局IO线上的低逻辑值；
逻辑电平的所述第二组合包含所述第一局部IO线上的高逻辑值及所述第一全局IO线上的高逻辑值；
逻辑电平的所述第三组合包含所述第一局部IO线上的高逻辑值及所述第一全局IO线上的低逻辑值；且
逻辑电平的所述第四组合包含所述第二局部IO线上的低逻辑值及所述第二全局IO线上的高逻辑值。
5.根据权利要求4所述的设备，其中
所述读取操作读取数据值0；且
所述写入操作写入数据值1。
6.根据权利要求1所述的设备，其中
逻辑电平的所述第一组合包含所述第一局部IO线上的低逻辑值及所述第一全局IO线上的低逻辑值；
逻辑电平的所述第二组合包含所述第二局部IO线上的高逻辑值及所述第二全局IO线上的高逻辑值；
逻辑电平的所述第三组合包含所述第一局部IO线上的低逻辑值及所述第一全局IO线上的高逻辑值；且
逻辑电平的所述第四组合包含所述第二局部IO线上的高逻辑值及所述第二全局IO线上的低逻辑值。
7.一种设备，其包括：
第一局部IO线；
第二局部IO线；
第一全局IO线；
第二全局IO线；
第一晶体管，其耦合于所述第一局部IO线与所述第一全局IO线之间，所述第一晶体管包括耦合到第一控制线的控制节点；
第二晶体管，其耦合于所述第二局部IO线与所述第二全局IO线之间，所述第二晶体管包括耦合到所述第一控制线的控制节点；
第三晶体管，其包括耦合到所述第一局部IO线的控制节点；
第四晶体管，其包括耦合到所述第二局部IO线的控制节点；
第五晶体管，其包括耦合到第二控制线的控制节点；及
第六晶体管，其包括耦合到所述第二控制线的控制节点；
其中所述第三及第五晶体管串联耦合于所述第一全局IO线与供电线之间，且
其中所述第四及第六晶体管串联耦合于所述第二全局IO线与所述供电线之间。
8.根据权利要求7所述的设备，其中所述第一及第二晶体管至少部分响应于所述第一控制线被设置到启用电平而呈现传导性，且所述第五及第六晶体管至少部分响应于所述第二控制线被设置到启用电平而呈现传导性。
9.根据权利要求8所述的设备，其中所述第一控制线通过由列解码器驱动的写入启用信号设置到所述启用电平。
10.根据权利要求8所述的设备，其中所述第二控制线通过由列解码器驱动的读取启用信号设置到所述启用电平。
11.根据权利要求7所述的设备，其进一步包括：
感测放大器，其耦合到所述第一及第二局部IO线；
主放大器，其耦合到所述第一及第二全局IO线；及
子放大器，其布置于所述第一及第二局部IO线与所述第一及第二全局IO线之间。
12.根据权利要求11所述的设备，其中所述子放大器包括传送门，所述传送门包含所述第一及第二晶体管。
13.根据权利要求11所述的设备，其中所述子放大器包含读取放大器，所述读取放大器包含所述第三、第四、第五及第六晶体管。
14.根据权利要求7所述的设备，其进一步包括写入驱动器，所述写入驱动器经配置以重写在错误校正码操作的读取-修改-写入期间被屏蔽的读取数据。
15.根据权利要求14所述的设备，其进一步包括主放大器，所述主放大器经配置以在所述错误校正码操作指示所述读取数据中的错误时使所述读取数据反转。
16.一种传送存储器装置中的数据的方法，其包括：
将指示来自存储器单元的读取数据的真及互补电压电平分别传送到真及互补局部IO线；
确证读取启用信号以致使读取放大器响应于所述互补局部IO线上的所述互补电压电平而驱动真全局IO线及响应于所述真局部IO线上的所述真电压电平而驱动互补全局IO线；
确证写入启用信号以致使传送门将所述真全局IO线耦合到所述互补局部IO线及将所述互补全局IO线耦合到所述真局部IO线；及
启用写入缓冲器以响应于将被写回到所述存储器单元的写入数据而驱动所述真及互补全局IO线。
17.根据权利要求16所述的方法，其中如果所述写入数据匹配所述读取数据，那么所述启用所述写入缓冲器致使所述真与互补全局IO线之间的电压电平关系从确证所述写入启用信号前的状态翻转。
18.根据权利要求16所述的方法，其中如果所述写入数据是所述读取数据的反转，那么所述启用所述写入缓冲器致使所述真与互补全局IO线之间的电压电平关系未从确证所述写入启用信号前的状态改变。
19.根据权利要求16所述的设备，其进一步包括：
重写在错误校正码操作的读取-修改-写入期间被屏蔽的读取数据。
20.根据权利要求19所述的设备，其进一步包括：
在所述错误校正码操作指示所述读取数据中的错误时使所述读取数据反转。
21.一种设备，其包括：
第一及第二数据线，其经配置以形成第一对真及互补数据线；
第三及第四数据线，其经配置以形成第二对真及互补数据线；
第一晶体管，其耦合于所述第一与第三数据线之间，所述第一晶体管包含经配置以接收第一控制信号的栅极；
第二晶体管，其耦合于所述第二与第四数据线之间，所述第二晶体管包含经配置以接收所述第一控制信号的栅极；
第三晶体管，其耦合于所述第三数据线与第一节点之间，所述第三晶体管包含耦合到所述第一数据线的栅极；
第四晶体管，其耦合于所述第四数据线与第二节点之间，所述第四晶体管包含耦合到所述第二数据线的栅极；及
开关，其耦合于所述第一及第二节点与供电线之间且所述开关被供应第二控制信号。
22.根据权利要求21所述的设备，其中所述开关包括：
第五晶体管，其耦合于所述第一节点与所述供电线之间，所述第五晶体管包含经配置以接收所述第二控制信号的栅极；及
第六晶体管，其耦合于所述第二节点与所述供电线之间，所述第六晶体管包含经配置以接收所述第二控制信号的栅极。
23.根据权利要求21所述的设备，其进一步包括：
感测放大器，其耦合到所述第一及第二数据线；及
写入缓冲器，其耦合到所述第三及第四数据线。
24.根据权利要求23所述的设备，
其中当所述第二控制信号采用有效电平时，所述第三及第四晶体管中的一者呈现传导性且所述第三及第四晶体管中的另一者呈现非传导性；且
其中当所述第一控制信号采用有效电平时，所述第一及第二晶体管两者呈现传导性。
25.根据权利要求24所述的设备，其中在读取-修改-写入操作中，所述第二控制信号经配置以采用所述有效电平，且在此之后，所述第一控制信号经配置以采用所述有效电平。
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