WO2020003519A1 - 半導体記憶装置およびデータ書き込み方法 - Google Patents

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WO2020003519A1
WO2020003519A1 PCT/JP2018/024905 JP2018024905W WO2020003519A1 WO 2020003519 A1 WO2020003519 A1 WO 2020003519A1 JP 2018024905 W JP2018024905 W JP 2018024905W WO 2020003519 A1 WO2020003519 A1 WO 2020003519A1
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circuit
potential
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山上　由展
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株式会社ソシオネクスト
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Definitions

  • the present disclosure relates to a semiconductor memory device, and relates to a technique for setting a potential of a bit line to a negative potential during a write operation.
  • Patent Literature 1 a capacitor 605 formed of a MOS transistor is provided.
  • a write operation is performed by a write data DB and a write control signal WE
  • a step-down operation by the capacitor 605 is performed according to control by a signal BSTB.
  • a configuration in which the potential of the bit line BL is set to a negative potential is disclosed.
  • Patent Document 2 a capacitor 216 formed of a MOS transistor is provided.
  • WRITE_EN write control signal
  • the potential of the bit line is reduced by the step-down operation of the capacitor 216.
  • a configuration for setting a potential is disclosed.
  • bit write function refers to a function of controlling whether to perform writing to a memory cell connected to a certain bit I / O.
  • the present disclosure aims to make a bit line function compatible with a semiconductor memory device employing a technique of setting a bit line potential to a negative potential during a write operation with lower power consumption.
  • a semiconductor memory device includes a plurality of bit line pairs, a plurality of word lines, a first power supply having a first potential, and a second power supply having a second potential lower than the first potential.
  • a plurality of memory cells connected to any one of the plurality of bit line pairs and any one of the plurality of word lines, a memory cell array arranged in an array,
  • a write circuit provided for the plurality of bit line pairs and for supplying data to the bit line pairs in response to input data during a write operation;
  • the write circuit has a negative potential generation circuit for generating a third potential lower than the second potential, and is in an enable state for supplying data to the bit line pair or a data supply for the bit line pair.
  • the write mask signal indicates the enable state
  • the data supply to the bit line pair is performed, and the negative potential generation circuit is activated.
  • the third potential generated by the negative potential generation circuit is supplied to the bit line of the bit line pair that supplies the low data
  • the write mask signal indicates the disabled state
  • the negative potential generating circuit is made inactive without supplying data to the line pair.
  • the memory cell array is provided between the first power supply of the first potential and the second power supply of the second potential lower than the first potential, and includes a plurality of memory cells connected to the bit line pair and the word line. Memory cells.
  • the writing circuit includes a negative potential generation circuit that generates a third potential lower than a second potential that is a lower power supply potential applied to the memory cell.
  • the write circuit supplies data to the bit line pair, activates the negative potential generation circuit, and supplies the low line data of the bit line pair. And the third potential generated by the negative potential generation circuit.
  • the write mask signal indicates a disabled state, data is not supplied to the bit line pair, and the negative potential generation circuit is made inactive. That is, in the writing circuit, when data is not supplied to the bit line pair, the negative potential generation circuit becomes inactive, and unnecessary power is not consumed. Therefore, the semiconductor memory device can be adapted to the bit write function with lower power consumption.
  • a semiconductor memory device includes a plurality of bit line pairs, a plurality of word lines, a first power supply having a first potential, and a second power supply having a second potential lower than the first potential.
  • a plurality of memory cells connected to any one of the plurality of bit line pairs and any one of the plurality of word lines;
  • a method of writing data is such that, when data is supplied to one or a plurality of bit line pairs, the negative potential generation circuit is activated to supply low data of the bit line pair. Supplying the third potential generated by the negative potential generation circuit to the other bit line, and generating the negative potential when not supplying data to one or a plurality of the bit line pairs. Making the circuit inactive.
  • the semiconductor memory device is provided between the first power supply of the first potential and the second power supply of the second potential lower than the first potential, and is connected to the bit line pair and the word line. Memory cells.
  • a negative potential generating circuit that generates a third potential lower than the second potential is activated, and the bit line pair that supplies the low data is activated. And the third potential generated by the negative potential generation circuit.
  • the negative potential generation circuit is made inactive. That is, when data is not supplied to the bit line pair, the negative potential generation circuit becomes inactive and unnecessary power is not consumed. Therefore, the semiconductor memory device can be adapted to the bit write function with lower power consumption.
  • a semiconductor memory device that employs a technique of setting a bit line potential to a negative potential during a write operation can be adapted to the bit write function with lower power consumption.
  • Circuit configuration example of the semiconductor memory device according to the first embodiment Circuit configuration of memory cell Timing chart showing write operation Another circuit configuration example of the semiconductor memory device according to the first embodiment Circuit configuration example of semiconductor memory device according to second embodiment Another circuit configuration example of the semiconductor memory device according to the second embodiment (A), (b) is another circuit configuration of the memory cell
  • FIG. 1 shows a circuit configuration example of the semiconductor memory device according to the first embodiment.
  • (BL0, / BL0) and (BL1, / BL1) are bit line pairs
  • WL0 to WLmax are word lines
  • MC is a memory cell.
  • a plurality of memory cells MC are arranged in an array, forming a memory cell array 1.
  • Each memory cell MC is connected to one of the bit line pairs and one of the word lines.
  • FIG. 2 shows the circuit configuration of the memory cell MC.
  • the memory cell MC in FIG. 2 is a so-called 1RW memory cell, and includes six transistors. As shown in FIG. 2, the memory cell MC is provided between a power supply VDD (supply a power supply potential VDD as a first potential) and a power supply VSS (supply a ground potential VSS as a second potential). .
  • VDD supply a power supply potential VDD as a first potential
  • VSS supply a ground potential VSS as a second potential
  • FIG. 1 shows a two-column product, that is, a configuration in which memory cells for two columns are selectively connected to one writing circuit 10.
  • FIG. 1 shows the configuration of the write circuit 10 and two columns connected thereto, but in an actual semiconductor memory device, a large number (for example, 128 or 256) of the configuration shown in FIG. Have been.
  • illustration of a lead circuit is omitted.
  • the write circuit 10 includes D latch circuits 21a and 21b, three-input AND circuits 22a and 22b, a logic circuit LC1, and a negative potential generation circuit 30.
  • the D latch circuit 21a receives the input data D as a data input and the write clock WCLK as a clock input.
  • the D latch circuit 21b receives the bit write signal BWE as a data input and the write clock WCLK as a clock input.
  • the three-input AND circuit 22a receives the output ID of the D latch circuit 21a, the write clock WCLK, and the output IBWE of the D latch circuit 21b as inputs.
  • the three-input AND circuit 22b receives the inverted output / ID of the D latch circuit 21a, the write clock WCLK, and the output IBWE of the D latch circuit 21b as inputs. Outputs of the three-input AND gates 22a and 22b are connected to write data line pairs WDATA and / WDATA, respectively.
  • the logic circuit LC1 is composed of a combination of an OR gate and a NAND gate.
  • the OR gate receives write data WDATA and / WDATA
  • the NAND gate receives an output of the OR gate and a write control signal WTE.
  • Output WAE of logic circuit LC1 is applied to negative potential generation circuit 30.
  • the negative potential generation circuit 30 includes the transistor QN1, the capacitor C1, and the buffer circuit 31, and controls the potential of the output node WGND according to the output WAE of the logic circuit LC1. That is, when the output WAE is “H” (high level), the transistor QN1 is turned on, and the output node WGND becomes the ground potential VSS. When the output WAE is “L” (low level), the transistor QN1 is turned off and the output WAE2 of the buffer circuit 31 becomes “L”, so that the output is reduced by the step-down operation (charge pump operation) by the capacitive element C1.
  • the node WGND becomes a potential (third potential) lower than the ground potential VSS. That is, the negative potential generation circuit 30 generates the third potential lower than the ground potential VSS.
  • the capacitance element C1 is actually configured by, for example, a MOS transistor whose source / drain is short-circuited. By increasing or decreasing the size of the MOS transistor, the level of the third potential can be adjusted.
  • the column selection circuit 40 includes four AND gates 41a, 41b, 42a, 42b corresponding to the bit lines BL0, / BL0, BL1, / BL1.
  • the AND gates 41a and 41b have the column address signal CAD ⁇ 0> as one input, and the other input is connected to the write data line pair WDATA and / WDATA, respectively.
  • the AND gates 42a and 42b have the column address signal CAD ⁇ 1> as one input, and the other input is connected to the pair of write data lines WDATA and / WDATA, respectively.
  • ⁇ Transistors WB0, / WB0, WB1, / WB1 are provided for each bit line BL0, / BL0, BL1, / BL1.
  • Source nodes of the transistors WB0, / WB0, WB1, and / WB1 are connected to the output node WGND of the negative potential generation circuit 30.
  • the outputs of the AND gates 41a, 41b, 42a, and 42b in the column selection circuit 40 are provided to the gates of the transistors WB0, / WB0, WB1, and / WB1, respectively.
  • bit write signal BWE functions as a write mask signal indicating whether to supply data to the bit line pair.
  • bit write signal BWE When the bit write signal BWE is “H”, it indicates an enable state in which data is supplied to the bit line pair, and when it is “L”, it indicates a disabled state in which data is not supplied to the bit line pair.
  • the bit write function can be realized by the control by the bit write signal BWE. Note that the relationship between the logic level of the bit write signal BWE and whether to supply data to the bit line pair may be reversed.
  • all the word lines WL (WL0 to WLmax) are at "L”, and all the bit line pairs (BL0, / BL0) and (BL1, / BL1) are precharged to “L”. It is precharged to “H” by the signal PRE.
  • the write control signal WTE is "L".
  • the output WAE of the logic circuit LC1 becomes “H” regardless of the logic levels of the write data WDATA and / WDATA. Therefore, in the negative potential generation circuit 30, the transistor QN1 is turned on, and the potential of the output node WGND becomes the ground potential VSS. As a result, the ground potential VSS is applied to the sources of the transistors WB0, / WB0, WB1, and / WB1 provided on the bit lines BL0, / BL0, BL1, / BL1.
  • the precharge signal PRE becomes “H”
  • the precharge of the bit line pair (BL0, / BL0), (BL1, / BL1) is released.
  • one of the word lines WL (here, WL0) becomes “H” and is activated.
  • one of the transistors WB0, / WB0, WB1, / WB1 is turned on. Specifically, one of the bit line pairs (BL0, / BL0) and (BL1, / BL1) is selected by the column address signal CAD, and the write operation is performed among the transistor pairs provided in the selected bit line pair.
  • the transistor WB0 is turned on among WB0 and / WB0.
  • the other transistors / WB0, WB1, / WB1 are not turned on.
  • the bit line BL0 changes from “H” to “L” and changes to the source potential of the transistor WB0, that is, the ground potential VSS which is the potential of the output node WGND of the negative potential generation circuit 30 (L1 in FIG. 3). And).
  • the output node WGND is connected to one end of the capacitive element C1, and the other end of the capacitive element C1 is connected to the output WAE2 of the buffer circuit 31.
  • the output WAE2 changes from “H” to “L”
  • the high impedance “L” output node WGND is driven by the step-down operation (charge pump operation) by the capacitor C1 according to the capacitance value of the capacitor C1. It changes to even lower “L”. Accordingly, the potential of the bit line BL0 also changes to a lower potential “L” via the transistor WB0 (referred to as L2 in FIG. 3). In this way, data writing to the memory cell MC is completed.
  • the D latch circuits 21a and 21b latch the input data D and the bit write signal BWE at the rise of the write clock WCLK. While the write clock WCLK is “H”, that is, during the write cycle, the output IBWE of the D latch circuit 21b becomes “L”. Therefore, regardless of the input data D, the outputs of the three-input AND gates 22a and 22b, that is, the write data WDATA and / WDATA remain unchanged at "L".
  • the precharge signal PRE becomes “H”
  • the precharge of the bit line pair (BL0, / BL0), (BL1, / BL1) is released.
  • one of the word lines WL (here, WL0) becomes “H” and is activated.
  • the transistors WB0, / WB0, WB1, and / WB1 all maintain the off state. Therefore, data writing to memory cell MC is not performed.
  • the write circuit 10 when the bit write signal BWE indicates the enable state, supplies data to the bit line pair and activates the negative potential generation circuit 30 to “L”. , For example, via the transistor WB0, a potential lower than the ground potential VSS generated by the negative potential generating circuit 30 is supplied.
  • the bit write signal BWE indicates a disabled state, data is not supplied to the bit line pair, and the negative potential generation circuit 30 is made inactive. That is, in the writing circuit 10, when data is not supplied to the corresponding bit line pair, the negative potential generation circuit 30 becomes inactive and unnecessary power is not consumed. Therefore, the semiconductor memory device can be adapted to the bit write function with lower power consumption.
  • FIG. 1 shows a configuration in which memory cells for two columns are selectively connected to one write circuit 10 as an example of the configuration of the semiconductor memory device according to the present embodiment.
  • the number of columns connected to the write circuit is not limited to two.
  • FIG. 4 shows a one-column product, that is, a configuration in which one writing circuit 10 is connected to one column of memory cells.
  • the column selection circuit 40 in the configuration of FIG. 1 is omitted, and the write data line pair WDATA, / WDATA is directly connected to the gates of the transistor pair WB0, / WB0.
  • the write operation in the configuration of FIG. 4 is similar to the write operation in the configuration of FIG. 1 described above.
  • FIG. 5 shows a circuit configuration example of the semiconductor memory device according to the second embodiment.
  • the same components as those in FIG. 1 are denoted by the same reference numerals as in FIG. 1, and detailed description thereof may be omitted.
  • FIG. 5 shows a two-column product, that is, a configuration in which memory cells for two columns are selectively connected to one writing circuit 15, similarly to FIG. FIG. 1 shows the configuration of the write circuit 15 and two columns connected thereto.
  • a large number for example, 128 or 256
  • illustration of a lead circuit is omitted.
  • the write circuit 15 includes D latch circuits 21a and 21b, three-input AND circuits 22a and 22b, a logic circuit LC1, and a negative potential generation circuit 30. These configurations are the same as in FIG.
  • connection between the write data line pair WDATA, / WDATA and the bit line pair (BL0, / BL0), (BL1, / BL1) is different from the first embodiment.
  • the write data line pair WDATA, / WDATA is supplied to the transistors WB0, / WB0, WB1, provided on the respective bit lines BL0, / BL0, BL1, / BL1 via the column selection circuit 40. / WB1.
  • the inverters 24a and 24b and the column switches COLSEL0 and COLSEL1 forming the write buffer are provided.
  • the inverters 24a and 24b are an example of a buffer that receives data supplied from the writing circuit 15 to the bit line pair and supplies the data to the bit line pair.
  • the inverters 24a and 24b have inputs connected to the write data line pairs WDATA and / WDATA, respectively.
  • the output / WD of the inverter 24a is connected to the bit line / BL0 via the column switch COLSEL0, and connected to the bit line / BL1 via the column switch COLSEL1.
  • the output WD of the inverter 24b is connected to the bit line BL0 via the column switch COLSEL0, and connected to the bit line BL1 via the column switch COLSEL1.
  • the inverters 24a and 24b have the power supply node WVDD connected to the power supply via the transistor 23, and the ground node connected to the output node WGND of the negative potential generation circuit 30.
  • Transistor 23 receives at its gate inverted output / IBWE of D latch circuit 21b.
  • bit write signal BWE functions as a write mask signal indicating whether to supply data to the bit line pair.
  • bit write signal BWE is "H"
  • it indicates an enable state in which writing to the bit line pair is performed
  • "L" it indicates a disabled state in which writing to the bit line pair is not performed.
  • all the word lines WL (WL0 to WLmax) are at "L”, and all the bit line pairs (BL0, / BL0) and (BL1, / BL1) are precharged to “L”. It is precharged to “H” by the signal PRE.
  • the write control signal WTE is "L".
  • the output WAE of the logic circuit LC1 becomes “H” regardless of the logic levels of the write data WDATA and / WDATA. Therefore, in the negative potential generation circuit 30, the transistor QN1 is turned on, and the potential of the output node WGND becomes the ground potential VSS. As a result, the ground potential VSS is applied to the ground nodes of the inverters 24a and 24b.
  • the inverted output / IBWE of the D latch circuit 21b is "L"
  • the transistor 23 is turned on, and the power supply nodes WVDD of the inverters 24a and 24b become “H”. As a result, the output / WD of the inverter 24a becomes “L” and the output WD of the inverter 24b becomes “H".
  • the precharge signal PRE becomes “H”
  • the precharge of the bit line pair (BL0, / BL0), (BL1, / BL1) is released.
  • one of the word lines WL (here, WL0) becomes “H” and is activated.
  • one of the column switches COLSEL0 and COLSEL1 is selected and turned on by the column address signal CAD.
  • the column switch COLSEL0 is turned on, and the outputs / WD and WD of the inverters 24a and 24b are respectively applied to the bit line pair / BL0 and BL0. Is transmitted.
  • the bit line BL0 changes from “H” to “L” and changes to the ground potential VSS which is the potential of the output node WGND of the negative potential generation circuit 30.
  • the output node WGND is connected to one end of the capacitive element C1, and the other end of the capacitive element C1 is connected to the output WAE2 of the buffer circuit 31.
  • the output WAE2 changes from “H” to “L”
  • the high impedance “L” output node WGND is driven by the step-down operation (charge pump operation) by the capacitor C1 according to the capacitance value of the capacitor C1. It changes to even lower “L”.
  • the potential of the bit line BL0 also changes to the lower potential “L” via the inverter 24b. In this way, data writing to the memory cell MC is completed.
  • the D latch circuits 21a and 21b latch the input data D and the bit write signal BWE at the rise of the write clock WCLK. While the write clock WCLK is “H”, that is, during the write cycle, the output IBWE of the D latch circuit 21b becomes “L”. Therefore, regardless of the input data D, the outputs of the three-input AND gates 22a and 22b, that is, the write data DATA and / WDATA remain unchanged at "L”. Further, since the inverted output / IBWE of the D latch circuit 21b is "H", the transistor 23 is turned off, and the power supply node WVDD of the inverters 24a and 24b is disconnected from the power supply. Thus, the outputs / WD and WD of the inverters 24a and 24b enter a high impedance state.
  • the precharge signal PRE becomes "H"
  • the precharge of the bit line pair (BL0, / BL0), (BL1, / BL1) is released.
  • one of the word lines WL (here, WL0) becomes “H” and is activated.
  • One of the column switches COLSEL0 and COLSEL1 is selected and turned on by the column address signal CAD.
  • the outputs / WD and WD of the inverters 24a and 24b are in the high impedance state, no data is written to the memory cell MC.
  • the write circuit 15 supplies data to the bit line pair and activates the negative potential generation circuit 30 to “L”.
  • the bit line BL0 is supplied with a potential lower than the ground potential VSS generated by the negative potential generating circuit 30 via the inverter 24b.
  • the bit write signal BWE indicates a disabled state
  • data is not supplied to the bit line pair, and the negative potential generation circuit 30 is made inactive. That is, in the writing circuit 10, when data is not supplied to the corresponding bit line pair, the negative potential generation circuit 30 becomes inactive and unnecessary power is not consumed. Therefore, the semiconductor memory device can be adapted to the bit write function with lower power consumption.
  • FIG. 5 shows a configuration in which memory cells for two columns are selectively connected to one writing circuit 15 as an example of the configuration of the semiconductor memory device according to the present embodiment.
  • the number of columns connected to the write circuit is not limited to two.
  • FIG. 6 shows a configuration in which one column product, that is, one column of memory cells is connected to one writing circuit 15.
  • the column switches COLSEL0 and COLSEL1 in the configuration of FIG. 5 are omitted, and instead, a write switch WSW that is turned on / off by a write timing signal WT is provided in the bit line pair / BL0, BL0. I have.
  • the write operation in the configuration of FIG. 6 is almost the same as the write operation in the configuration of FIG. 5 described above. However, in the above operation, instead of turning on one of the column switches COLSEL0 and COLSEL1 by the column address signal CAD, the write switch WSW is turned on by the write timing signal WT.
  • the semiconductor memory device has the 1RW memory cell shown in FIG.
  • the present disclosure is applicable to other memory cells.
  • the write circuits 10 and 15 shown in the above-described embodiment are connected to a bit line pair including a write bit line and an inverted write bit line. It may be provided.
  • a bit line pair including a bit line A and an inverted bit line A and a bit line pair including a bit line B and an inverted bit line B are used.
  • the write circuits 10 and 15 described in the above embodiments may be provided.
  • bit write signal BWE functions as a write mask signal indicating whether or not to supply data to the bit line pair. That is, whether to perform writing to the bit line pair is controlled by the logic level of the bit write signal BWE.
  • the write clock WCLK functions as a write mask signal indicating whether to supply data to the bit line pair.
  • the bit write signal BWE is set to “H”, and when writing, a clock signal is supplied as the write clock WCLK. As a result, one of the write data WDATA and / WDATA becomes “H” and the other becomes “L”. On the other hand, when writing is not performed, supply of the clock signal as the write clock WCLK is stopped. As a result, the write data WDATA and / WDATA both become "L", and data is not supplied to the bit line pair.
  • Both the bit write signal BWE and the write clock WCLK may be used as the write mask signal.
  • control is performed using a bit write signal BWE
  • control is performed using a write clock WCLK. It may be.
  • a semiconductor memory device that employs a technique of setting a bit line potential to a negative potential during a write operation can be adapted to the bit write function with lower power consumption. Useful.

Abstract

メモリセルアレイ（１）は、ビット線対（ＢＬ，／ＢＬ）およびワード線（ＷＬ）に接続された複数個のメモリセル（ＭＣ）を備える。書き込み回路（１０）は、メモリセル（ＭＣ）に与えられる低い方の電源電位よりも低い電位を生成する負電位生成回路（３０）を有する。書き込み回路（１０）は、ライトマスク信号（ＢＷＥ）がイネーブル状態を示すとき、負電位生成回路（３０）をアクティブにし、ローデータを供給するビット線に負電位生成回路（３０）が生成した電位を供給する。一方、ライトマスク信号（ＢＷＥ）がディセーブル状態を示すとき、ビット線対へのデータ供給を行わず、負電位生成回路（３０）をインアクティブにする。

Description

半導体記憶装置およびデータ書き込み方法
　本開示は、半導体記憶装置に関し、書き込み動作時にビット線の電位を負電位にする技術に関する。
　半導体記憶装置に関して、書き込み動作時に、ビット線の電位を負電位にすることによって書き込みマージンを改善する技術が知られている。例えば、特許文献１では、ＭＯＳトランジスタで形成した容量素子６０５が設けられており、書き込みデータＤＢおよび書き込み制御信号ＷＥによって書き込み動作を行う際に、信号ＢＳＴＢによる制御に従って、容量素子６０５による降圧動作によりビット線ＢＬの電位を負電位にする構成が開示されている。また、特許文献２では、ＭＯＳトランジスタで形成した容量素子２１６が設けられており、書き込みデータＤＡＴＡ＿ＩＮおよび書き込み制御信号ＷＲＩＴＥ＿ＥＮによって書き込み動作を行う際に、容量素子２１６による降圧動作によりビット線の電位を負電位にする構成が開示されている。
米国特許第７４８６５４０号明細書（図６，７） 米国特許第９３７８７８８号明細書（図３）
　半導体記憶装置の中には、いわゆるビットライト機能に対応したものがある。ビットライト機能とは、あるビットＩ／Ｏに接続されたメモリセルへの書き込みを行うか否かを制御する機能のことをいう。
　ところが、特許文献１，２の構成では、書き込み動作を行う際には、全てのビットＩ／Ｏが負電位を生成する。このため、このままの構成でビットライト機能に対応させた場合には、書き込みを行わないビットＩ／Ｏでも負電位生成のための降圧動作が行われてしまい、不要な電力を消費してしまう。
　本開示は、書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させることを目的とする。
　本開示の第１態様では、半導体記憶装置は、複数のビット線対と、複数のワード線と、第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、１つまたは複数の前記ビット線対に対して設けられており、書き込み動作時において、入力データに応じて、当該ビット線対へのデータ供給を行う書き込み回路とを備える。前記書き込み回路は、前記第２電位よりも低い第３電位を生成する負電位生成回路を有し、かつ、当該ビット線対へのデータ供給を行うイネーブル状態か、当該ビット線対へのデータ供給を行わないディセーブル状態かを示すライトマスク信号を受け、前記ライトマスク信号が前記イネーブル状態を示すときは、当該ビット線対へのデータ供給を行うとともに、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給する一方、前記ライトマスク信号が前記ディセーブル状態を示すときは、当該ビット線対へのデータ供給を行わず、前記負電位生成回路をインアクティブにする。
　この態様によると、メモリセルアレイは、第１電位の第１電源と、第１電位よりも低い第２電位の第２電源との間に設けられ、ビット線対およびワード線に接続された複数個のメモリセルを備える。書き込み回路は、メモリセルに与えられる低い方の電源電位である第２電位よりも低い第３電位を生成する負電位生成回路を有する。そして、書き込み回路は、ライトマスク信号がイネーブル状態を示すときは、当該ビット線対へのデータ供給を行うとともに、負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給するビット線に、負電位生成回路によって生成された第３電位を供給する。一方、ライトマスク信号がディセーブル状態を示すときは、当該ビット線対へのデータ供給を行わず、負電位生成回路をインアクティブにする。すなわち、書き込み回路では、当該ビット線対へのデータ供給を行わない場合には、負電位生成回路はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
　本開示の第２態様では、半導体記憶装置は、複数のビット線対と、複数のワード線と、第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、前記第２電位よりも低い第３電位を生成する負電位生成回路とを備える。前記半導体記憶装置において、データを書き込む方法は、１つまたは複数の前記ビット線対に対してデータ供給を行うときは、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給するステップと、１つまたは複数の前記ビット線対に対してデータ供給を行わないときは、前記負電位生成回路をインアクティブにするステップとを備える。
　この態様によると、半導体記憶装置は、第１電位の第１電源と、第１電位よりも低い第２電位の第２電源との間に設けられ、ビット線対およびワード線に接続された複数個のメモリセルを備える。そして、ビット線対へのデータ供給を行うときは、第２電位よりも低い第３電位を生成する負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、負電位生成回路によって生成された第３電位を供給する。ビット線対へのデータ供給を行わないときは、負電位生成回路をインアクティブにする。すなわち、ビット線対へのデータ供給を行わない場合は、負電位生成回路はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
　本開示によると、書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させることができる。
第１実施形態に係る半導体記憶装置の回路構成例 メモリセルの回路構成 書き込み動作を示すタイミングチャート 第１実施形態に係る半導体記憶装置の他の回路構成例 第２実施形態に係る半導体記憶装置の回路構成例 第２実施形態に係る半導体記憶装置の他の回路構成例 （ａ），（ｂ）はメモリセルの他の回路構成
　以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、信号線やノードに付した符号は、当該信号線における信号やデータ、および当該ノードにおける電位を表すために用いる場合がある。また、ＶＤＤ，ＶＳＳは、電源自体、および、当該電源が供給する電位の両方を表すものとする。また、信号のハイレベルを“Ｈ”、ローレベルを“Ｌ”と表記する場合がある。
　（第１実施形態）
　図１は第１実施形態に係る半導体記憶装置の回路構成例を示す。図１において、（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）はビット線対、ＷＬ０～ＷＬmaxはワード線、ＭＣはメモリセルである。メモリセルＭＣは複数個、アレイ状に並べられており、メモリセルアレイ１を構成している。各メモリセルＭＣは、ビット線対のいずれか、および、ワード線のいずれかに接続されている。
　図２はメモリセルＭＣの回路構成である。図２のメモリセルＭＣは、いわゆる１ＲＷメモリセルであり、６個のトランジスタによって構成されている。図２に示すように、メモリセルＭＣは、電源ＶＤＤ（第１電位としての電源電位ＶＤＤを供給）と、電源ＶＳＳ（第２電位としての接地電位ＶＳＳを供給）との間に設けられている。
　なお、図１は２カラム品、すなわち、１つの書き込み回路１０に２カラム分のメモリセルが選択的に接続される構成を示している。図１では、書き込み回路１０およびこれに接続される２カラム分の構成を示しているが、実際の半導体記憶装置では、図１のような構成が、多数（例えば、１２８個または２５６個）設けられている。また、図の簡略化のために、リード系回路については図示を省略している。
　書き込み回路１０は、Ｄラッチ回路２１ａ，２１ｂ、３入力ＡＮＤ回路２２ａ，２２ｂ、論理回路ＬＣ１、および、負電位生成回路３０を備える。Ｄラッチ回路２１ａは、入力データＤをデータ入力とし、書き込みクロックＷＣＬＫをクロック入力とする。Ｄラッチ回路２１ｂは、ビットライト信号ＢＷＥをデータ入力とし、書き込みクロックＷＣＬＫをクロック入力とする。３入力ＡＮＤ回路２２ａは、Ｄラッチ回路２１ａの出力ＩＤ、書き込みクロックＷＣＬＫ、およびＤラッチ回路２１ｂの出力ＩＢＷＥを入力とする。３入力ＡＮＤ回路２２ｂは、Ｄラッチ回路２１ａの反転出力／ＩＤ、書き込みクロックＷＣＬＫ、およびＤラッチ回路２１ｂの出力ＩＢＷＥを入力とする。３入力ＡＮＤゲート２２ａ，２２ｂの出力は、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡにそれぞれ接続されている。
　論理回路ＬＣ１は、ＯＲゲートとＮＡＮＤゲートの組み合わせからなり、ＯＲゲートは書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡを入力とし、ＮＡＮＤゲートはＯＲゲートの出力とライト制御信号ＷＴＥとを入力とする。論理回路ＬＣ１の出力ＷＡＥは、負電位生成回路３０に与えられる。
　負電位生成回路３０は、トランジスタＱＮ１、容量素子Ｃ１およびバッファ回路３１を備え、論理回路ＬＣ１の出力ＷＡＥに応じて、出力ノードＷＧＮＤの電位を制御する。すなわち、出力ＷＡＥが“Ｈ”（ハイレベル）のときは、トランジスタＱＮ１がオン状態になり、出力ノードＷＧＮＤは接地電位ＶＳＳになる。出力ＷＡＥが“Ｌ”（ローレベル）のときは、トランジスタＱＮ１がオフ状態になり、バッファ回路３１の出力ＷＡＥ２が“Ｌ”になるため、容量素子Ｃ１による降圧動作（チャージポンプ動作）によって、出力ノードＷＧＮＤは接地電位ＶＳＳよりもさらに低い電位（第３電位）になる。すなわち、負電位生成回路３０は、接地電位ＶＳＳよりも低い第３電位を生成する。なお、容量素子Ｃ１は、実際には例えば、ソース／ドレインを短絡したＭＯＳトランジスタによって構成される。ＭＯＳトランジスタのサイズを増減することによって、第３電位のレベルを調整することができる。
　カラム選択回路４０は、各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に対応する４個のＡＮＤゲート４１ａ，４１ｂ，４２ａ，４２ｂを備える。ＡＮＤゲート４１ａ，４１ｂは、カラムアドレス信号ＣＡＤ＜０＞を一方の入力とし、他方の入力に書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡがそれぞれ接続されている。ＡＮＤゲート４２ａ，４２ｂは、カラムアドレス信号ＣＡＤ＜１＞を一方の入力とし、他方の入力に書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡがそれぞれ接続されている。
　各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１が、それぞれ設けられている。トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のソースノードは、負電位生成回路３０の出力ノードＷＧＮＤと接続されている。また、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のゲートには、カラム選択回路４０におけるＡＮＤゲート４１ａ，４１ｂ，４２ａ，４２ｂの出力がそれぞれ与えられている。
　図１の半導体記憶装置における書き込み動作について、図３のタイミングチャートを参照して説明する。ここでは、ビットライト信号ＢＷＥが、ビット線対へのデータ供給を行うか否かを示すライトマスク信号として機能する。ビットライト信号ＢＷＥは、“Ｈ”のときは、ビット線対へのデータ供給を行うイネーブル状態を示し、“Ｌ”のときは、ビット線対へのデータ供給を行わないディセーブル状態を示す。ビットライト信号ＢＷＥによる制御によって、ビットライト機能を実現することができる。なお、ビットライト信号ＢＷＥの論理レベルと、ビット線対へのデータ供給を行うか否かとの関係は、この逆であってもかまわない。
　書き込み動作を行う前は、全てのワード線ＷＬ（ＷＬ０～ＷＬmax）は“Ｌ”であり、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされている。
　ビットライト信号ＢＷＥが“Ｈ”であり、イネーブル状態を示している場合は、書き込み動作は次のようになる。
　Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｈ”になる。この期間では、入力データＤに応じて、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡのいずれか一方が“Ｈ”になる。例えば、入力データＤが“Ｈ”のとき、ＷＤＡＴＡ＝“Ｈ”、／ＷＤＡＴＡ＝“Ｌ”になる。
　またこのとき、ライト制御信号ＷＴＥは“Ｌ”である。これにより、論理回路ＬＣ１の出力ＷＡＥは、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡの論理レベルにかかわらず、“Ｈ”になる。このため、負電位生成回路３０においてトランジスタＱＮ１はオン状態になり、出力ノードＷＧＮＤの電位は接地電位ＶＳＳになる。これにより、各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１に設けられたトランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のソースには、接地電位ＶＳＳが与えられる。
　次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。
　そして、カラム選択回路４０の動作によって、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のうちのいずれかがオンする。具体的には、カラムアドレス信号ＣＡＤによって、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のいずれかが選択され、選択されたビット線対に設けられたトランジスタ対のうち、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡのうち“Ｈ”である方がゲートに与えられるトランジスタがオンする。例えば、ＣＡＤ＜０＞＝“Ｈ”、ＣＡＤ＜１＞＝“Ｌ”、ＷＤＡＴＡ＝“Ｈ”、／ＷＤＡＴＡ＝“Ｌ”とすると、ビット線対（ＢＬ０，／ＢＬ０）が選択され、トランジスタ対ＷＢ０，／ＷＢ０のうちトランジスタＷＢ０がオンする。他のトランジスタ／ＷＢ０，ＷＢ１，／ＷＢ１はオンしない。この結果、ビット線ＢＬ０は“Ｈ”から“Ｌ”に遷移し、トランジスタＷＢ０のソース電位、すなわち、負電位生成回路３０の出力ノードＷＧＮＤの電位である接地電位ＶＳＳに変化する（図３ではＬ１としている）。
　次に、いずれか１つのビット線（ここではビット線ＢＬ０）の電位が“Ｌ”に変化したタイミングで、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化する。これにより、論理回路ＬＣ１の出力ＷＡＥは“Ｈ”から“Ｌ”に変化し、負電位生成回路３０においてトランジスタＱＮ１はオフ状態になる。この結果、出力ノードＷＧＮＤは、ハイインピーダンスな“Ｌ”になる。また、論理回路ＬＣ１の出力ＷＡＥが“Ｈ”から“Ｌ”に変化することによって、バッファ回路３１の出力ＷＡＥ２は、バッファ回路３１の遅延時間後に“Ｈ”から“Ｌ”に変化する。
　出力ノードＷＧＮＤは、容量素子Ｃ１の一端が接続されており、容量素子Ｃ１の他端はバッファ回路３１の出力ＷＡＥ２が接続されている。出力ＷＡＥ２が“Ｈ”から“Ｌ”に変化すると、ハイインピーダンスな“Ｌ”になっている出力ノードＷＧＮＤは、容量素子Ｃ１による降圧動作（チャージポンプ動作）によって、容量素子Ｃ１の容量値に応じたさらに低い“Ｌ”に変化する。これにより、ビット線ＢＬ０の電位も、トランジスタＷＢ０を介してさらに低い電位の“Ｌ”に変化する（図３ではＬ２としている）。このようにして、メモリセルＭＣへのデータ書き込みが完了する。
　書き込み動作の後、全てのワード線ＷＬ（ＷＬ０～ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
　ビットライト信号ＢＷＥが“Ｌ”であり、ディセーブル状態を示している場合は、書き込み動作は次のようになる。
　Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｌ”になる。このため、入力データＤにかかわらず、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡは、両方とも“Ｌ”のまま、変化しない。
　次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。ところが、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡは両方とも“Ｌ”のままなので、トランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１は全てオフ状態を維持する。したがって、メモリセルＭＣへのデータ書き込みは行われない。
　さらに、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化しても、論理回路ＬＣ１の出力ＷＡＥは“Ｈ”を維持し、バッファ回路３１の出力ＷＡＥ２も“Ｈ”を維持する。したがって、負電位生成回路３０はインアクティブになり、容量素子Ｃ１による降圧動作（チャージポンプ動作）は行われない。
　書き込み動作の後、全てのワード線ＷＬ（ＷＬ０～ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
　以上のように本実施形態によると、書き込み回路１０は、ビットライト信号ＢＷＥがイネーブル状態を示すときは、ビット線対へのデータ供給を行うとともに、負電位生成回路３０をアクティブにし、“Ｌ”を供給するビット線例えばビット線ＢＬ０に、トランジスタＷＢ０を介して、負電位生成回路３０によって生成された、接地電位ＶＳＳよりも低い電位を供給する。一方、ビットライト信号ＢＷＥがディセーブル状態を示すときは、ビット線対へのデータ供給を行わず、負電位生成回路３０をインアクティブにする。すなわち、書き込み回路１０では、対応するビット線対へのデータ供給を行わない場合には、負電位生成回路３０はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
　なお、図１では、本実施形態に係る半導体記憶装置の構成の一例として、１つの書き込み回路１０に２カラム分のメモリセルが選択的に接続される構成を示した。ただし、本実施形態に係る半導体記憶装置において、書き込み回路に接続されるカラム数は、２に限られるものではない。
　図４は１カラム品、すなわち、１つの書き込み回路１０に１カラム分のメモリセルが接続される構成を示す。図４の構成では、図１の構成におけるカラム選択回路４０が省かれており、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡが直接、トランジスタ対ＷＢ０，／ＷＢ０のゲートに接続されている。図４の構成における書き込み動作は、上述した図１の構成における書き込み動作と同様である。
　（第２実施形態）
　図５は第２実施形態に係る半導体記憶装置の回路構成例を示す。図５では、図１の構成と共通の構成要素については図１と同一の符号を付しており、ここではその詳細な説明を省略する場合がある。
　図５は図１と同様に、２カラム品、すなわち、１つの書き込み回路１５に２カラム分のメモリセルが選択的に接続される構成を示している。図１では、書き込み回路１５およびこれに接続される２カラム分の構成を示しているが、実際の半導体記憶装置では、図５のような構成が、多数（例えば、１２８個または２５６個）設けられている。また、図の簡略化のために、リード系回路については図示を省略している。
　書き込み回路１５は、Ｄラッチ回路２１ａ，２１ｂ、３入力ＡＮＤ回路２２ａ，２２ｂ、論理回路ＬＣ１、および、負電位生成回路３０を備える。これらの構成は、図１と同様である。
　本実施形態では、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡとビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）との接続形態が、第１実施形態と異なっている。
　図１の構成では、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡは、カラム選択回路４０を経由して、各ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１にそれぞれ設けられたトランジスタＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１のゲートに接続されている。
　これに対して図５の構成では、ライトバッファを構成するインバータ２４ａ，２４ｂとカラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１とが設けられている。なお、インバータ２４ａ，２４ｂは、書き込み回路１５からビット線対に供給されるデータを受け、そのデータをビット線対に供給するバッファの一例である。インバータ２４ａ，２４ｂは、入力に、書き込みデータ線対ＷＤＡＴＡ，／ＷＤＡＴＡがそれぞれ接続されている。インバータ２４ａの出力／ＷＤは、カラムスイッチＣＯＬＳＥＬ０を介してビット線／ＢＬ０と接続され、カラムスイッチＣＯＬＳＥＬ１を介してビット線／ＢＬ１と接続されている。インバータ２４ｂの出力ＷＤは、カラムスイッチＣＯＬＳＥＬ０を介してビット線ＢＬ０と接続され、カラムスイッチＣＯＬＳＥＬ１を介してビット線ＢＬ１と接続されている。
　インバータ２４ａ，２４ｂは、電源ノードＷＶＤＤがトランジスタ２３を介して電源と接続されており、接地ノードが負電位生成回路３０の出力ノードＷＧＮＤと接続されている。トランジスタ２３は、ゲートにＤラッチ回路２１ｂの反転出力／ＩＢＷＥを受ける。
　図５の半導体記憶装置における書き込み動作について、説明する。なお、図３のタイミングチャートは、本実施形態にも適用できる。本実施形態でも、ビットライト信号ＢＷＥが、ビット線対へのデータ供給を行うか否かを示すライトマスク信号として機能する。ビットライト信号ＢＷＥは、“Ｈ”のときは、ビット線対への書き込みを行うイネーブル状態を示し、“Ｌ”のときは、当該ビット線対への書き込みを行わないディセーブル状態を示す。
　書き込み動作を行う前は、全てのワード線ＷＬ（ＷＬ０～ＷＬmax）は“Ｌ”であり、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされている。
　ビットライト信号ＢＷＥが“Ｈ”であり、イネーブル状態を示している場合は、書き込み動作は次のようになる。
　Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｈ”になる。この期間では、入力データＤに応じて、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡのいずれか一方が“Ｈ”になる。例えば、入力データＤが“Ｈ”のとき、ＷＤＡＴＡ＝“Ｈ”、／ＷＤＡＴＡ＝“Ｌ”になる。
　またこのとき、ライト制御信号ＷＴＥは“Ｌ”である。これにより、論理回路ＬＣ１の出力ＷＡＥは、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡの論理レベルにかかわらず、“Ｈ”になる。このため、負電位生成回路３０においてトランジスタＱＮ１はオン状態になり、出力ノードＷＧＮＤの電位は接地電位ＶＳＳになる。これにより、インバータ２４ａ，２４ｂの接地ノードには、接地電位ＶＳＳが与えられる。また、Ｄラッチ回路２１ｂの反転出力／ＩＢＷＥは“Ｌ”であるので、トランジスタ２３はオン状態になり、インバータ２４ａ，２４ｂの電源ノードＷＶＤＤは“Ｈ”になる。この結果、インバータ２４ａの出力／ＷＤは“Ｌ”になり、インバータ２４ｂの出力ＷＤは“Ｈ”になる。
　次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。
　そして、カラムアドレス信号ＣＡＤによって、カラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１のいずれか１つが選択され、オンする。例えば、ＣＡＤ＜０＞＝“Ｈ”、ＣＡＤ＜１＞＝“Ｌ”とすると、カラムスイッチＣＯＬＳＥＬ０がオンし、インバータ２４ａ，２４ｂの出力／ＷＤ，ＷＤが、ビット線対／ＢＬ０，ＢＬ０にそれぞれ伝達される。この結果、ビット線ＢＬ０は“Ｈ”から“Ｌ”に遷移し、負電位生成回路３０の出力ノードＷＧＮＤの電位である接地電位ＶＳＳに変化する。
　次に、いずれか１つのビット線（ここではビット線ＢＬ０）の電位が“Ｌ”に変化したタイミングで、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化する。これにより、論理回路ＬＣ１の出力ＷＡＥは、“Ｈ”から“Ｌ”に変化し、負電位生成回路３０においてトランジスタＱＮ１はオフ状態になる。この結果、出力ノードＷＧＮＤは、ハイインピーダンスな“Ｌ”になる。また、論理回路ＬＣ１の出力ＷＡＥが“Ｈ”から“Ｌ”に変化することによって、バッファ回路３１の出力ＷＡＥ２は、バッファ回路３１の遅延時間後に“Ｈ”から“Ｌ”に変化する。
　出力ノードＷＧＮＤは、容量素子Ｃ１の一端が接続されており、容量素子Ｃ１の他端にはバッファ回路３１の出力ＷＡＥ２が接続されている。出力ＷＡＥ２が“Ｈ”から“Ｌ”に変化すると、ハイインピーダンスな“Ｌ”になっている出力ノードＷＧＮＤは、容量素子Ｃ１による降圧動作（チャージポンプ動作）によって、容量素子Ｃ１の容量値に応じたさらに低い“Ｌ”に変化する。これにより、ビット線ＢＬ０の電位も、インバータ２４ｂを介して、さらに低い電位の“Ｌ”に変化する。このようにして、メモリセルＭＣへのデータ書き込みが完了する。
　書き込み動作の後、全てのワード線ＷＬ（ＷＬ０～ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
　ビットライト信号ＢＷＥが“Ｌ”であり、ディセーブル状態を示している場合は、書き込み動作は次のようになる。
　Ｄラッチ回路２１ａ，２１ｂは、書き込みクロックＷＣＬＫの立ち上がりで、入力データＤおよびビットライト信号ＢＷＥをそれぞれラッチする。書き込みクロックＷＣＬＫが“Ｈ”の期間、すなわち書き込みサイクル中は、Ｄラッチ回路２１ｂの出力ＩＢＷＥは“Ｌ”になる。このため、入力データＤにかかわらず、３入力ＡＮＤゲート２２ａ，２２ｂの出力すなわち書き込みデータＤＡＴＡ，／ＷＤＡＴＡは、両方とも“Ｌ”のまま、変化しない。また、Ｄラッチ回路２１ｂの反転出力／ＩＢＷＥは“Ｈ”であるので、トランジスタ２３はオフ状態になり、インバータ２４ａ，２４ｂの電源ノードＷＶＤＤは、電源との接続が遮断される。これにより、インバータ２４ａ，２４ｂの出力／ＷＤ，ＷＤはハイインピーダンス状態となる。
　次に、プリチャージ信号ＰＲＥが“Ｈ”になり、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）のプリチャージが解除される。また、いずれかのワード線ＷＬ（ここではＷＬ０とする）が“Ｈ”になり活性化する。カラムアドレス信号ＣＡＤによって、カラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１のいずれか１つが選択され、オンする。ところが、インバータ２４ａ，２４ｂの出力／ＷＤ，ＷＤがハイインピーダンス状態であるため、メモリセルＭＣへのデータ書き込みは行われない。
　さらに、ライト制御信号ＷＴＥが“Ｌ”から“Ｈ”に変化しても、論理回路ＬＣ１の出力ＷＡＥは“Ｈ”を維持し、バッファ回路３１の出力ＷＡＥ２も“Ｈ”を維持する。したがって、負電位生成回路３０はインアクティブになり、容量素子Ｃ１による降圧動作（チャージポンプ動作）は行われない。
　書き込み動作の後、全てのワード線ＷＬ（ＷＬ０～ＷＬmax）は“Ｌ”に戻り、全てのビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）は、“Ｌ”のプリチャージ信号ＰＲＥによって“Ｈ”にプリチャージされた状態に戻る。また、ライト制御信号ＷＴＥ、書き込みクロックＷＣＬＫも“Ｈ”から“Ｌ”に戻る。
　以上のように本実施形態によると、書き込み回路１５は、ビットライト信号ＢＷＥがイネーブル状態を示すときは、ビット線対へのデータ供給を行うとともに、負電位生成回路３０をアクティブにし、“Ｌ”を供給するビット線例えばビット線ＢＬ０に、インバータ２４ｂを介して、負電位生成回路３０によって生成された、接地電位ＶＳＳよりも低い電位を供給する。一方、ビットライト信号ＢＷＥがディセーブル状態を示すときは、ビット線対へのデータ供給を行わず、負電位生成回路３０をインアクティブにする。すなわち、書き込み回路１０では、対応するビット線対へのデータ供給を行わない場合には、負電位生成回路３０はインアクティブになり、不要な電力は消費されない。したがって、より低消費電力で、半導体記憶装置をビットライト機能に対応させることができる。
　なお、図５では、本実施形態に係る半導体記憶装置の構成の一例として、１つの書き込み回路１５に２カラム分のメモリセルが選択的に接続される構成を示した。ただし、本実施形態に係る半導体記憶装置において、書き込み回路に接続されるカラム数は、２に限られるものではない。
　図６は１カラム品、すなわち、１つの書き込み回路１５に１カラム分のメモリセルが接続される構成を示す。図６の構成では、図５の構成におけるカラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１が省かれており、代わりに、ライトタイミング信号ＷＴによってオンオフ制御されるライトスイッチＷＳＷが、ビット線対／ＢＬ０，ＢＬ０に設けられている。図６の構成における書き込み動作は、上述した図５の構成における書き込み動作と、ほぼ同様である。ただし、上述した動作において、カラムアドレス信号ＣＡＤによってカラムスイッチＣＯＬＳＥＬ０，ＣＯＬＳＥＬ１のいずれか１つがオンする代わりに、ライトタイミング信号ＷＴによってライトスイッチＷＳＷがオンする。
　また、上述の実施形態では、半導体記憶装置は図２に示す１ＲＷメモリセルを備えるものとした。ただし、その他のメモリセルについても、本開示は適用可能である。例えば、図７（ａ）に示す１Ｒ１Ｗメモリセルを用いた半導体記憶装置では、ライトビット線および反転ライトビット線からなるビット線対に対して、上述の実施形態で示した書き込み回路１０，１５を設ければよい。また、図７（ｂ）に示す２ＲＷメモリセルを用いた半導体記憶装置では、ビット線Ａおよび反転ビット線Ａからなるビット線対と、ビット線Ｂおよび反転ビット線Ｂからなるビット線対とに対して、それぞれ、上述の実施形態で示した書き込み回路１０，１５を設ければよい。
　（変形例）
　上述した第１および第２実施形態では、ビットライト信号ＢＷＥが、ビット線対へのデータ供給を行うか否かを示すライトマスク信号として機能するものとした。すなわち、ビットライト信号ＢＷＥの論理レベルによって、ビット線対への書き込みを行うか否かを制御するものとした。
　本変形例では、書き込みクロックＷＣＬＫを用いて、ビット線対への書き込みを行うか否かを制御するものとする。すなわち、書き込みを行うときは、書き込みクロックＷＣＬＫとしてクロック信号を供給し、書き込みを行わないときは、書き込みクロックＷＣＬＫとしてクロック信号の供給を停止する。本変形例では、書き込みクロックＷＣＬＫが、ビット線対へのデータ供給を行うか否かを示すライトマスク信号として機能する。
　例えば図１の構成において、ビットライト信号ＢＷＥは“Ｈ”にし、書き込みを行うときは、書き込みクロックＷＣＬＫとしてクロック信号を供給する。これにより、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡは、一方が“Ｈ”になり、他方が“Ｌ”になる。一方、書き込みを行わないときは、書き込みクロックＷＣＬＫとしてクロック信号の供給を停止する。これにより、書き込みデータＷＤＡＴＡ，／ＷＤＡＴＡは両方とも“Ｌ”になり、ビット線対へのデータ供給は行われない。
　また、ビットライト信号ＢＷＥと書き込みクロックＷＣＬＫの両方を、ライトマスク信号として用いてもよい。例えば、ビット単位で書き込みの有無を制御する場合は、ビットライト信号ＢＷＥを用いて制御を行い、メモリセルアレイ全体で書き込みの有無を制御する場合は、書き込みクロックＷＣＬＫを用いて制御を行う、というようにしてもよい。
　本開示では、書き込み動作時にビット線電位を負電位にする技術を採用した半導体記憶装置について、より低消費電力で、ビットライト機能に対応させることができるので、例えば、ＬＳＩの消費電力の低減に有用である。
１　メモリセルアレイ
１０，１５　書き込み回路
２４ａ，２４ｂ　インバータ（バッファ）
３０　負電位生成回路
ＭＣ　メモリセル
（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）　ビット線対
ＷＬ０～ＷＬmax　ワード線
ＢＷＥ　ビットライト信号（ライトマスク信号）
ＷＣＬＫ　書き込みクロック（ライトマスク信号）
ＷＢ０，／ＷＢ０，ＷＢ１，／ＷＢ１　トランジスタ

Claims (6)

  1. 　複数のビット線対と、
    　複数のワード線と、
    　第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、
    　１つまたは複数の前記ビット線対に対して設けられており、書き込み動作時において、入力データに応じて、当該ビット線対へのデータ供給を行う書き込み回路とを備え、
    　前記書き込み回路は、
    　前記第２電位よりも低い第３電位を生成する負電位生成回路を有し、かつ、
    　当該ビット線対へのデータ供給を行うイネーブル状態か、当該ビット線対へのデータ供給を行わないディセーブル状態かを示すライトマスク信号を受け、
    　前記ライトマスク信号が前記イネーブル状態を示すときは、当該ビット線対へのデータ供給を行うとともに、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給する一方、
    　前記ライトマスク信号が前記ディセーブル状態を示すときは、当該ビット線対へのデータ供給を行わず、前記負電位生成回路をインアクティブにする
    ことを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記ビット線対は、第１および第２ビット線を含み、
    　ドレインが前記第１ビット線に接続されており、ソースが前記負電位生成回路の出力ノードと接続されており、ゲートに、前記書き込み回路から前記第１ビット線に供給されるデータを受ける第１トランジスタと、
    　ドレインが前記第２ビット線に接続されており、ソースが前記負電位生成回路の出力ノードと接続されており、ゲートに、前記書き込み回路から前記第２ビット線に供給されるデータを受ける第２トランジスタとを備える
    ことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記ビット線対は、第１および第２ビット線を含み、
    　入力に前記書き込み回路から前記第１ビット線に供給されるデータを受け、出力が前記第１ビット線に接続されており、接地ノードが前記負電位生成回路の出力ノードと接続されている第１バッファと、
    　入力に前記書き込み回路から前記第２ビット線に供給されるデータを受け、出力が前記第２ビット線に接続されており、接地ノードが前記負電位生成回路の出力ノードと接続されている第２バッファとを備える
    ことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記ライトマスク信号は、ハイレベルまたはローレベルのうちいずれか一方のときは前記イネーブル状態を示し、他方のときは前記ディセーブル状態を示す信号である
    ことを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記ライトマスク信号は、クロック信号を供給しているときは前記イネーブル状態を示し、クロック信号を供給していないときは前記ディセーブル状態を示す信号である
    ことを特徴とする半導体記憶装置。
  6. 　半導体記憶装置において、データを書き込む方法であって、
    　前記半導体記憶装置は、
    　複数のビット線対と、
    　複数のワード線と、
    　第１電位の第１電源と、前記第１電位よりも低い第２電位の第２電源との間に設けられ、前記複数のビット線対のいずれか、および、前記複数のワード線のいずれかに接続されたメモリセルが、複数個、アレイ状に並べられたメモリセルアレイと、
    　前記第２電位よりも低い第３電位を生成する負電位生成回路とを備え、
    　１つまたは複数の前記ビット線対に対してデータ供給を行うとき、前記負電位生成回路をアクティブにし、当該ビット線対のうちローデータを供給する方のビット線に、前記負電位生成回路によって生成された前記第３電位を供給するステップと、
    　１つまたは複数の前記ビット線対に対してデータ供給を行わないとき、前記負電位生成回路をインアクティブにするステップとを備えた
    ことを特徴とするデータ書き込み方法。
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