JP4579965B2 - 半導体記憶装置 - Google Patents

Description

本発明は、スタティック型ランダムアクセスメモリのような半導体記憶装置に関し、特に、ビット線の電圧制御技術に関するものである。

近年、半導体プロセスの微細化が進み、半導体素子の信頼性（電気的ストレスや熱的ストレスなどに対する耐性）が減少している。また、半導体記憶装置の小面積化によって、特に、半導体記憶装置中のメモリセルの安定した特性の確保が困難になっている。

一般的な、スタティック型ランダムアクセスメモリのような半導体記憶装置における、メモリセルへのデータの書き込み方法は、Ｈレベルにプリチャージされたビット線対のうちの、いずれか一方のビット線の電位を、ＨレベルからＬレベルにすることで実行される。

例えば、特許文献１では、メモリセルへのデータ書き込み時のビット線の電位を０Ｖよりも低い負電位にすることで、低電源電圧でのメモリセルへの書き込み特性を改善する技術が開示されている。
特開２００５−７１４９１号公報

しかしながら、特許文献１では、ビット線の電位を０Ｖより低い負電位に制御する構成であるために、従来では、０Ｖから電源ＶＤＤまでの電位差しか印加されていなかったトランジスタに対して、ＶＤＤレベル以上の電位差が印加される。このため、トランジスタに対する電気的ストレスが従来よりも大きくなり、素子の信頼性劣化が大きくなってしまうという問題点がある。

また、メモリセルへのデータの書き込み動作時において、負電位となるビット線に接続し、かつ、データの書き込みが行われないメモリセルに対して、以下のような問題が生じる。すなわち、データの書き込みを行わないメモリセルのワード線の電位はＬレベル（０Ｖ）であるが、ビット線の電位が、メモリセルを構成するアクセストランジスタの閾値電圧を超えるような電位まで低下してしまうと、アクセストランジスタがオン状態となってしまい、メモリセルの保持データの破壊（データの反転）が起こってしまう。

それ故に、本発明は、低電源電圧でのメモリセルのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制することが可能で、かつ、安定した書き込み性能を有する半導体記憶装置を提供することを目的とする。

上記の点に鑑み、本発明の半導体記憶装置は、複数のワード線と、複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルと、ビット線に接続した複数のプリチャージ回路と、ビット線に接続した複数の書き込み回路とを有し、書き込み回路は、ライト制御信号で制御されるカラム選択回路と、選択されたビット線の電位を第１の電位に制御する第１の制御回路と、選択されたビット線の電位を第１の電位よりも低い第２の電位に制御する第２の制御回路と、電源電圧がある一定の電圧以上になると第２の電位をクランプするクランプ回路とで構成される。

この場合、前記電源電圧はメモリセルに供給されている電源の電圧であってもよい。

更に、クランプ回路は、第２の制御回路の出力に接続して構成され、電源電圧が高くなるほど、第２の制御回路の出力のＬレベルの低下の割合が減少するようにしてもよい。

また、クランプ回路は、ダイオード特性素子を１以上有して構成してもよい。

また、クランプ回路は、第２の制御回路の出力と電源端子との間に接続したトランジスタで構成され、当該トランジスタのゲート電圧を制御することで、第２の制御回路の出力電位を制御してもよい。

また、クランプ回路を構成する素子に並列に接続したスイッチを１以上有して構成し、当該スイッチの組み合わせによって、第２の制御回路の出力電位を調整してもよい。

また、クランプ回路は、メモリセルへのデータ書き込み時以外は、その機能を停止してもよい。

更に、クランプ回路は、第２の制御回路の入力に接続して構成され、電源電圧が高くなるほど、第２の制御回路の入力のＨレベルの低下の割合が増加するようにしてもよい。

また、クランプ回路は、第２の制御回路の入力と電源端子との間に接続したトランジスタで構成され、当該トランジスタのゲート電圧を制御することで、第２の制御回路の入力電位を制御してもよい。

また、クランプ回路を構成する素子に並列に接続したスイッチを１以上有して構成され、当該スイッチの組み合わせによって、第２の制御回路の入力電位を調整してもよい。

更に、本発明の半導体記憶装置は、複数のワード線と、複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルと、ビット線に接続した複数のプリチャージ回路と、ビット線に接続した複数の書き込み回路とを有し、書き込み回路は、ライト制御信号で制御されるカラム選択回路と、選択されたビット線の電位を第１の電位に制御する第１の制御回路と、選択されたビット線の電位を第１の電位よりも低い第２の電位に制御する第２の制御回路で構成され、メモリセルへのデータ書き込み時において、選択されたビット線の電位が第１の電位となる前に、第２の制御回路が駆動されることを特徴とする。

この場合、電源電圧が高いほど、ビット線の電位が第１の電位よりも高い電位の時に、第２の制御回路が駆動されるようにしてもよい。

更に、本発明の半導体記憶装置は、複数のワード線と、複数のビット線と、ワード線とビット線との交点に配置された複数のメモリセルと、ビット線に接続した複数のプリチャージ回路と、ビット線に接続した複数の書き込み回路とを有し、書き込み回路は、ライト制御信号で制御されるカラム選択回路と、選択されたビット線の電位を第１の電位に制御する第１の制御回路と、選択されたビット線の電位を第１の電位よりも低い第２の電位に制御する第２の制御回路とで構成され、メモリセルに印加される電位、或いは、カラム選択回路に印加される電位、或いは、プリチャージ回路から出力する電位のうちの少なくとも１つが、所定の電位に制御されることを特徴とする。

この場合、メモリセルへのデータ書き込み時において、メモリセルに印加されるワード線の電位が、電源電圧よりも低くてもよい。

また、メモリセルへのデータ書き込み時において、メモリセルに印加されるメモリセル電源の電位が、電源電圧よりも低くてもよい。

また、メモリセルへのデータ書き込み時において、カラム選択回路に印加されるライト制御信号の電位が、電源電圧よりも低くてもよい。

また、メモリセルへのデータ書き込み前のプリチャージ回路からの出力電位が、電源電圧よりも低くなるようにしてもよい。

更に、プリチャージ回路を構成するトランジスタのうち、ビット線に接続するトランジスタの極性をＮチャネル型で構成してもよい。

本発明に係る半導体記憶装置は、低電源電圧でのメモリセルへのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制することが可能で、かつ、安定した書き込み性能を有する半導体記憶装置を低消費電力に実現できる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置は、ドライブトランジスタＱＮ１，ＱＮ２、アクセストランジスタＱＮ３，ＱＮ４、ロードトランジスタＱＰ１，ＱＰ２をそれぞれ備えるメモリセル１００、Ｐ型ＭＯＳトランジスタＱＰ３，ＱＰ４をそれぞれ備えるプリチャージ回路１０１、Ｎ型ＭＯＳトランジスタＱＮ５，ＱＮ６をそれぞれ備えるカラム選択回路１０２、Ｐ型ＭＯＳトランジスタＱＰ５，ＱＰ６をそれぞれ備えるクランプ回路１０３Ａ、容量素子ＣＡＰ、Ｎ型ＭＯＳトランジスタＱＮ７を備える。

更に、ＷＬ１〜２はワード線、ＢＬ１〜２、／ＢＬ１〜２はビット線、ＰＣＧはプリチャージ制御信号、ＷＴ１〜２、／ＷＴ１〜２はライト制御信号、ＣＩＮは容量素子制御信号、ＣＯＵＴは容量素子出力ノード、ＶＤＤは電源を示す。

メモリセル１００は、ロードトランジスタＱＰ１とドライブトランジスタＱＮ１、また、ロードトランジスタＱＰ２とドライブトランジスタＱＮ２でそれぞれインバータを構成し、それぞれのインバータの入出力端子を接続して、フリップフロップを構成している。このフリップフロップで、データの記憶保持を行う。また、アクセストランジスタＱＮ３，ＱＮ４のゲート端子はワード線ＷＬ１（ＷＬ２）に接続され、ドレイン端子はビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）にそれぞれ接続される。また、アクセストランジスタＱＮ３，ＱＮ４のソース端子は、前記インバータの入出力端子にそれぞれ接続されている。

メモリセル１００へのデータの書き込みは、選択されたワード線ＷＬ１（ＷＬ２）をＬレベルからＨレベルにした状態（活性状態）で、予め、Ｈレベルにプリチャージされたビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）のうちの一方のビット線の電位を、ＨレベルからＬレベルにすることで実現される。

プリチャージ回路１０１は、Ｐ型ＭＯＳトランジスタＱＰ３，ＱＰ４を、電源ＶＤＤとビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）との間にそれぞれ接続し、それぞれのゲート端子にプリチャージ制御信号ＰＣＧを接続して構成される。このプリチャージ回路１０１は、ワード線ＷＬ１（ＷＬ２）が非活性状態のときには、プリチャージ制御信号ＰＣＧをＬレベルにして、Ｐ型ＭＯＳトランジスタＱＰ３，ＱＰ４をオンさせ、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）をＨレベルにプリチャージする。ワード線ＷＬ１（ＷＬ２）が活性状態になるときには、プリチャージ制御信号ＰＣＧをＨレベルにして、Ｐ型ＭＯＳトランジスタＱＰ３，ＱＰ４をオフさせ、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）に影響を与えない状態になる。

カラム選択回路１０２は、Ｎ型ＭＯＳトランジスタＱＮ５，ＱＮ６を、ビット線ＢＬ１，／ＢＬ１（ＢＬ２，／ＢＬ２）と容量素子出力ノードＣＯＵＴとの間にそれぞれ接続し、それぞれのゲート端子に、ライト制御信号ＷＴ１，／ＷＴ１（ＷＴ２，／ＷＴ２）をそれぞれ接続して構成される。このカラム選択回路１０２は、ビット線ＢＬ１，／ＢＬ１（又はＢＬ２，／ＢＬ２）を選択し、選択したビット線上に接続したメモリセル１００に対して、Ｈ又はＬのどちらのデータの書き込みを行うかの制御を行う。

例えば、ビット線ＢＬ１，／ＢＬ１上の、ワード線ＷＬ１で選択されたメモリセル１００に対して、Ｌレベルのデータを書き込む場合を説明する。この場合、プリチャージ制御信号ＰＣＧをＨレベルにした後、ライト制御信号ＷＴ１のみをＨレベル（この時、その他のライト制御信号／ＷＴ１，ＷＴ２，／ＷＴ２はＬレベルである。）にして、次に、ワード線ＷＬ１をＨレベルにすることで、メモリセル１００に対してＬレベルのデータの書き込みを行うことができる。

クランプ回路１０３Ａは、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ５，ＱＰ６を、電源ＶＤＤと容量素子出力ノードＣＯＵＴとの間に接続して構成される。容量素子ＣＡＰは、容量素子出力ノードＣＯＵＴと容量素子制御信号ＣＩＮとの間に接続して構成される。Ｎ型ＭＯＳトランジスタＱＮ７は、容量素子出力ノードＣＯＵＴと接地電源との間に接続され、ゲート端子に容量素子制御信号ＣＩＮが接続される。

以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。

まず、ワード線ＷＬ１，ＷＬ２が非活性状態の場合を説明する。この場合は、全てのワード線ＷＬ１，ＷＬ２はＬレベルであり、これらのワード線で制御される全てのメモリセル１００は非選択状態（書き込みも読み出しも行わない状態）になっている。また、プリチャージ制御信号ＰＣＧはＬレベルであり、このプリチャージ制御信号ＰＣＧで制御されるプリチャージ回路１０１は活性状態となり、全てのビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＨレベルにプリチャージする。また、全てのライト制御信号ＷＴ１，／ＷＴ１，ＷＴ２，／ＷＴ２はＬレベルで、これらのライト制御信号によって制御される全てのカラム選択回路１０２は非活性状態となっている。また、容量素子制御信号ＣＩＮはＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。

容量素子出力ノードＣＯＵＴに接続しているクランプ回路１０３Ａは、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ５，ＱＰ６を、電源ＶＤＤと容量素子出力ノードＣＯＵＴとの間に２段直列に接続して構成されている。例えば、Ｐ型ＭＯＳトランジスタＱＰ５，ＱＰ６の閾値電圧が−０．６Ｖで、容量素子出力ノードＣＯＵＴの電位が０Ｖの場合、電源ＶＤＤが１．２Ｖより低い時には、クランプ回路１０３Ａは非活性状態であり、容量素子出力ノードＣＯＵＴに影響を与えない。電源ＶＤＤが１．２Ｖより大きくなると、クランプ回路１０３Ａが活性化して、容量素子出力ノードＣＯＵＴに電荷を流入させ、電源電圧が高くなるほど、流入させる電荷量が増加する。クランプ回路１０３Ａはダイオード素子のような特性を有している。

次に、ワード線ＷＬ１（又はＷＬ２）が活性状態になり、メモリセル１００にデータを書き込む場合の動作を説明する。プリチャージ制御信号ＰＣＧがＬレベルからＨレベルになり、このプリチャージ制御信号ＰＣＧで制御される全てのプリチャージ回路１０１は非活性状態となる。例えば、ワード線ＷＬ１が選択されて、ワード線ＷＬ１はＨレベルになる。また、例えば、ライト制御信号ＷＴ１が選択されて、ライト制御信号ＷＴ１がＨレベルとなり、ビット線ＢＬ１に接続したカラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ５がオンし、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴとが、Ｎ型ＭＯＳトランジスタＱＮ５を介して接続される。

この時点では、容量素子制御信号ＣＩＮはＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ７がオンしているため、当該Ｎ型ＭＯＳトランジスタＱＮ７を介して、ビット線ＢＬ１の電荷が引き抜かれ、所定の時間（図９の時間Ｔ１に相当する）経過後にビット線ＢＬ１の電位はＬレベル（０Ｖ）になる。

ビット線ＢＬ１の電位が０Ｖになった後、容量素子制御信号ＣＩＮはＨレベルからＬレベルに変化する。容量素子制御信号ＣＩＮがＬレベルになったため、Ｎ型ＭＯＳトランジスタＱＮ７はオフする。同時に、容量素子ＣＡＰの容量をＣｃとすると、容量素子制御信号ＣＩＮがＨレベル（ＶＤＤ）からＬレベル（０Ｖ）へ遷移したことにより、Ｃｃ×ＶＤＤ分の電荷が、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴと選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ３のソース端子のノード）とに存在する全容量（容量Ｃｌとする）による電荷分から引き抜かれることになる。

つまり、容量Ｃｃと容量Ｃｌとによる電荷の分配によって、ビット線ＢＬ１等の電位は０Ｖから、−（Ｃｃ×ＶＤＤ）／（Ｃｃ＋Ｃｌ）の負電位になる。

選択されたビット線の電位が０Ｖよりも低い負電位になることで、選択されたメモリセル１００中のアクセストランジスタのコンダクタンスが大きくなる。つまり、選択されたビット線の電位が０Ｖまでしか低下しない半導体記憶装置よりも、より低い電源電圧でメモリセル１００へのデータの書き込みが可能となる。以上のように、選択されたビット線ＢＬ１の電位がＬレベルになることで、メモリセル１００へのデータの書き込みが行われる。

この時の容量素子出力ノードＣＯＵＴに接続したクランプ回路１０３Ａの動作について説明する。

クランプ回路１０３Ａがない場合は、電源ＶＤＤの上昇に伴って、容量素子ＣＡＰの動作で生成される負電位の絶対値も大きくなる。負電位をＶＢＢとすると、負電位ＶＢＢの電源電圧依存性を、ＶＢＢ＝−０．２×ＶＤＤとし、例えば、電源電圧が１．０Ｖの時に、負電位ＶＢＢ＝−０．２Ｖとなる特性を持つものとする。

メモリセル１００へのデータ書き込み時に、選択ビット線（この場合は、ＢＬ１）、容量素子出力ノードＣＯＵＴ、選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ３のソース端子）が負電位になる場合には、それぞれのノードに接続した各素子に対する電気的ストレスが、ビット線の電位が０Ｖまでしか低下しない半導体記憶装置よりも大きいことは明らかである。

また、負電位となる選択ビット線に接続し、かつ、データの書き込みを行わない非選択なメモリセル（例えば、ビット線ＢＬ１とワード線ＷＬ２に接続したメモリセル１００）では、以下のような問題が生じる。すなわち、データの書き込みを行わない非選択メモリセル１００のワード線ＷＬ２の電位はＬレベル（０Ｖ）であるが、電源電圧が高くなると、選択ビット線ＢＬ１の負電位の絶対値も大きくなるため、選択ビット線ＢＬ１の負電位が、メモリセル１００を構成するアクセストランジスタＱＮ３の閾値電圧を超えるような電位まで低下してしまうと、アクセストランジスタＱＮ３がオン状態となってしまい、メモリセルの保持データの破壊（データの反転）が起こってしまう。

そこで、メモリセル１００へのデータ書き込み時、電源電圧が低い場合にのみ、選択ビット線の電位を負電位にし、選択メモリセル１００のアクセストランジスタのコンダクタンスを大きくして、データを書き込み易くすればよい。電源電圧が高い場合には、選択ビット線の電位を負電位にしなくても、メモリセル１００に対してデータの書き込みを行うことができる。各ノードを負電位にすると、特に電源電圧が高い場合に、負電位となるノードに接続した各素子に対する電気的ストレスが大きくなり過ぎるため、素子の信頼性劣化や、選択ビット線に接続した非選択メモリセルの保持データの破壊を招くのである。

図１の構成において、クランプ回路１０３Ａがない場合（従来の半導体記憶装置）の動作を示したタイミングチャート図を、図９に示しておく。

次に、クランプ回路１０３Ａがある場合を説明する。Ｐ型ＭＯＳトランジスタＱＰ５，ＱＰ６の閾値電圧が−０．６Ｖであり、容量素子ＣＡＰの動作で生成される負電位ＶＢＢの電源電圧依存性は、ＶＢＢ＝−０．２×ＶＤＤである。

電源ＶＤＤが１．０Ｖより低い電源電圧では、クランプ回路１０３Ａは非活性状態であり容量素子出力ノードＣＯＵＴに影響を与えない。電源ＶＤＤが１．０Ｖより大きくなると、クランプ回路１０３Ａが活性化して、容量素子出力ノードＣＯＵＴに電荷を流入させる。よって、電源電圧が１．０Ｖを超えて電源電圧が高くなるほど、負電位ＶＢＢはクランプ回路１０３Ａがない場合よりも高い電位に制御される。

メモリセル１００へのデータの書き込みが完了した後、ワード線ＷＬ１はＨレベルからＬレベルに変化し、全てのメモリセル１００は非選択状態となる。また、ライト制御信号ＷＴ１はＨレベルからＬレベルに変化し、全てのカラム選択回路１０２は非活性状態となる。更に、容量素子制御信号ＣＩＮはＬレベルからＨレベルに変化し、Ｎ型ＭＯＳトランジスタＱＮ７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。その後、プリチャージ制御信号ＰＣＧがＨレベルからＬレベルに変化し、全てのプリチャージ回路１０１が活性状態となり、全てのビット線をＨレベルにプリチャージする。

以上説明したように、本発明の図１に示した構成であれば、電源電圧が低い場合には、従来通りにメモリセル１００へのデータの書き込み特性を改善でき、更に、電源電圧が高くなった場合には、メモリセル１００へのデータの書き込み動作時の選択ビット線等に発生する電位を、従来よりも高い電位に制御することが可能となるため、選択ビット線等に接続した各素子に対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となり、また、選択ビット線に接続した非選択メモリセルの保持データの破壊を防止することも可能となる。

なお、半導体記憶装置の動作電源電圧や半導体記憶装置中のトランジスタの閾値電圧等は、半導体記憶装置の動作電源電圧仕様やプロセス条件等によって異なる。本実施形態では、クランプ回路１０３Ａを構成するＰ型ＭＯＳトランジスタＱＰ５，ＱＰ６の閾値電圧を−０．６Ｖとし、電源電圧が１．０Ｖの時を動作が切り替わる境界の電圧として説明した。

トランジスタの閾値電圧や動作が切り替わる境界の電圧が、前記以外である場合には、例えば、クランプ回路１０３Ａを構成するＰ型ＭＯＳトランジスタを１段のみで構成したり、直列３段のように複数段の直列接続で構成したりしてもよい。また、Ｐ型ＭＯＳトランジスタの代わりに、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタで構成してもよく、ＰＮ接合したダイオード素子で構成してもよいことは説明するまでもない。また、上記のＰ型ＭＯＳトランジスタやＮ型ＭＯＳトランジスタ、ＰＮ接合したダイオードや抵抗素子等を組み合わせて構成されていてもよい。つまり、半導体記憶装置が必要としている動作条件に応じて、クランプ回路１０３Ａの各構成を変更すればよい。

図２は、図１におけるクランプ回路１０３Ａの別の一例を示した図である。図２のクランプ回路１０３Ｂは、図１のクランプ回路１０３Ａを構成するＰ型ＭＯＳトランジスタＱＰ５，ＱＰ６に対して、更に、並列にヒューズ素子Ｆ１，Ｆ２を接続して構成されている。

図２の構成のように、トランジスタＱＰ５，ＱＰ６に対してヒューズ素子Ｆ１，Ｆ２を並列に接続しておけば、いずれかのヒューズ素子を切断することで、動作が切り替わる境界の電圧を、半導体記憶装置が必要としている動作条件に応じて、任意の電圧に変更することが可能となる。

図２は、設定電圧の切り替え手段にヒューズ素子Ｆ１，Ｆ２を使用した場合の一例であるが、これらのヒューズ素子の代わりにトランジスタのソース端子とドレイン端子とを並列に接続して、前記トランジスタのゲート端子をオン・オフ制御することで、ヒューズ素子の場合と同様な動作と効果が実現できることは説明するまでもない。

図３は、図１におけるクランプ回路１０３Ａの別の一例を示した図である。図３のクランプ回路１０３Ｃは、図１のクランプ回路１０３Ａを構成するＰ型ＭＯＳトランジスタＱＰ６と容量素子出力ノードＣＯＵＴとの間に、他のＰ型ＭＯＳトランジスタＱＰ７を直列に接続し、そのゲート端子を容量素子制御信号ＣＩＮに接続して構成されている。

クランプ回路は、書き込み動作時にのみ活性化すればよい。図１のクランプ回路１０３Ａの場合では、書き込み動作時以外の時、つまり、ワード線が非活性状態の時には、容量素子制御信号ＣＩＮはＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージしている。この時、クランプ回路１０３Ａは、電源電圧が低い場合（１．２Ｖより低い場合）には非活性状態であるが、電源電圧が高くなる（１．２Ｖを超える）とクランプ回路１０３Ａが活性化するため、クランプ回路１０３ＡからＮ型ＭＯＳトランジスタＱＮ７を介して定常的な電流を流してしまう。

そこで、図３のクランプ回路１０３Ｃのように、Ｐ型ＭＯＳトランジスタＱＰ６と容量素子出力ノードＣＯＵＴとの間に、他のＰ型ＭＯＳトランジスタＱＰ７を直列に接続してあれば、ワード線が非活性状態の時には、容量素子制御信号ＣＩＮはＨレベルであるので、Ｐ型ＭＯＳトランジスタＱＰ７はオフすることができる。よって、書き込み動作時にのみ、クランプ回路１０３Ｃは活性化し、書き込み動作時以外は、クランプ回路１０３Ｃは非活性状態になるため、書き込み動作時以外の時に流れていた定常的な電流が流れなくなり、低消費電力化が可能となる。図３に示した構成は、図２で説明した構成に対しても適用可能であることは説明するまでもない。

図４は、図１におけるクランプ回路１０３Ａの別の一例を示した図である。図４のクランプ回路１０３Ｄは、電源ＶＤＤと接地電源との間に、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ８と、ゲート端子を容量素子制御信号ＣＩＮに接続したＰ型ＭＯＳトランジスタＱＰ９と、ゲート端子を電源ＶＤＤに接続したＮ型ＭＯＳトランジスタＱＮ９とが直列に接続されている。Ｐ型ＭＯＳトランジスタＱＰ９のドレイン端子とＮ型ＭＯＳトランジスタＱＮ９のドレイン端子との交点をゲート制御ノードＶＧＮ１とし、このゲート制御ノードＶＧＮ１は、容量素子出力ノードＣＯＵＴと接地電源との間に接続したＮ型ＭＯＳトランジスタＱＮ８のゲート端子に接続されている。

クランプ回路１０３Ｄは、書き込み動作時以外（ワード線が非活性状態の時）は、容量素子制御信号ＣＩＮがＨレベルであるので、Ｐ型ＭＯＳトランジスタＱＰ９はオフし、ゲート端子が電源ＶＤＤであるＮ型ＭＯＳトランジスタＱＮ９により、ゲート制御ノードＶＧＮ１は常にＬレベルを出力する。よって、ゲート制御ノードＶＧＮ１をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ８は常にオフするため、容量素子出力ノードＣＯＵＴに影響を与えない。

ワード線が活性状態の時のクランプ回路１０３Ｄの動作を説明する。ワード線が活性状態で、容量素子制御信号ＣＩＮがＨレベルからＬレベルになると、容量素子制御信号ＣＩＮをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ９はオンする。

ここで、Ｐ型ＭＯＳトランジスタの閾値電圧をＶＴＰ＝−０．６Ｖ、Ｎ型ＭＯＳトランジスタの閾値電圧をＶＴＮ＝０．６Ｖとする。ゲート制御ノードＶＧＮ１の電源電圧依存性は、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ８とゲート端子が電源ＶＤＤに接続されたＮ型ＭＯＳトランジスタＱＮ９とによって、ほぼ、ＶＧＮ１＝ＶＤＤ−｜ＶＴＰ｜の特性を持つものとする。図１の構成でも説明した通り、電源ＶＤＤの上昇に伴って、容量素子ＣＡＰの動作で生成される負電位ＶＢＢの絶対値も大きくなり、負電位ＶＢＢの電源電圧依存性は、ＶＢＢ＝−０．２×ＶＤＤの特性を持つものとする。

電源電圧が１．０Ｖになると、ゲート制御ノードＶＧＮ１＝０．４Ｖ、負電位ＶＢＢ＝−０．２Ｖとなる。よって、Ｎ型ＭＯＳトランジスタＱＮ８の閾値電圧ＶＴＮが０．６Ｖであるので、当該Ｎ型ＭＯＳトランジスタＱＮ８はオンし、負電位ＶＢＢに対して接地電源から電荷を供給するようになる。

つまり、電源電圧が１．０Ｖより小さい場合には、クランプ回路１０３Ｄは非活性状態であり容量素子出力ノードＣＯＵＴに影響を与えない。電源ＶＤＤが１．０Ｖより大きくなると、クランプ回路１０３Ｄが活性化して、容量素子出力ノードＣＯＵＴに電荷を流入させる。よって、電源電圧が１．０Ｖを超えて、電源電圧が高くなるほど、負電位は、クランプ回路１０３Ｄがない場合よりも高い電位に制御される。

図４のクランプ回路１０３Ｄの構成のように、容量素子出力ノードＣＯＵＴと接地電源との間に接続したトランジスタＱＮ８のゲート端子の電圧を制御することでも、図１の場合と同等な動作と効果が実現できていることは説明するまでもない。

図４のクランプ回路１０３Ｄ中のＰ型ＭＯＳトランジスタＱＰ９は動作上なくてもよいが、書き込み動作時以外の時に、容量素子制御信号ＣＩＮがＨレベルとなることで、Ｐ型ＭＯＳトランジスタＱＰ９がオフし、電源ＶＤＤからＮ型ＭＯＳトランジスタＱＮ９を介して接地電源に流れる定常的な電流を流さなくすることができるため、低消費電力化が可能となる。

なお、図４のクランプ回路１０３Ｄでは、容量素子出力ノードＣＯＵＴと接地電源との間にＮ型ＭＯＳトランジスタＱＮ８を接続する構成であったが、この代わりに、電源ＶＤＤと容量素子出力ノードＣＯＵＴとの間にＰ型ＭＯＳトランジスタを接続し、このＰ型ＭＯＳトランジスタのゲート端子の電圧を制御する構成にしても同様な効果が得られる。

半導体記憶装置の動作電源電圧や半導体記憶装置中のトランジスタの閾値電圧等は、半導体記憶装置の動作電源電圧仕様やプロセス条件等によって異なるため、例えば、クランプ回路１０３Ｄを構成するダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ８を、２段以上直列に接続して構成したり、また、Ｐ型ＭＯＳトランジスタの代わりに、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタで構成してもよく、ＰＮ接合したダイオード素子で構成してもよいことは説明するまでもない。また、Ｐ型ＭＯＳトランジスタやＮ型ＭＯＳトランジスタ、ＰＮ接合したダイオードや抵抗素子等を組み合わせて構成されていてもよい。

更に、図２で示したようなヒューズ素子Ｆ１，Ｆ２をトランジスタに対して並列に接続したり、これらのヒューズ素子の代わりにトランジスタを並列に接続し、そのトランジスタのゲート端子をオン・オフ制御するような構成にしてもよい。つまり、半導体記憶装置が必要としている動作条件に応じて、クランプ回路１０３Ｄの各構成を変更すればよい。

《発明の実施形態２》
図５は、本発明の実施形態２に係る半導体記憶装置の構成図である。図５に示す半導体記憶装置は、ドライブトランジスタＱＮ１，ＱＮ２、アクセストランジスタＱＮ３，ＱＮ４、ロードトランジスタＱＰ１，ＱＰ２をそれぞれ備えるメモリセル１００、Ｐ型ＭＯＳトランジスタＱＰ３，ＱＰ４をそれぞれ備えるプリチャージ回路１０１、Ｎ型ＭＯＳトランジスタＱＮ５，ＱＮ６をそれぞれ備えるカラム選択回路１０２、容量素子ＣＡＰ、Ｎ型ＭＯＳトランジスタＱＮ７、Ｐ型ＭＯＳトランジスタＱＰ１０とＮ型ＭＯＳトランジスタＱＮ１０をそれぞれ備えるインバータ１０４、Ｎ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２をそれぞれ備えるクランプ回路１０５Ａで構成される。

更に、ＷＬ１〜２はワード線、ＢＬ１〜２、／ＢＬ１〜２はビット線、ＰＣＧはプリチャージ制御信号、ＷＴ１〜２、／ＷＴ１〜２はライト制御信号、／ＣＩＮは容量素子制御信号（発明の実施形態１での容量素子制御信号ＣＩＮの反転信号）、ＣＯＵＴは容量素子出力ノード、ＣＩＮ２は容量素子入力ノード、ＶＤＤは電源を示す。

メモリセル１００、プリチャージ回路１０１、カラム選択回路１０２、容量素子ＣＡＰ、Ｎ型ＭＯＳトランジスタＱＮ７は、それぞれ発明の実施形態１で説明したものと同一であり、説明は省略する。

インバータ１０４は、電源ＶＤＤと接地電源との間にＰ型ＭＯＳトランジスタＱＰ１０とＮ型ＭＯＳトランジスタＱＮ１０とを直列に接続して構成され、容量素子制御信号／ＣＩＮの反転信号を容量素子入力ノードＣＩＮ２に出力する。

クランプ回路１０５Ａは、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２を、容量素子入力ノードＣＩＮ２と接地電源との間に接続して構成される。

以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。

まず、ワード線ＷＬ１，ＷＬ２が非活性状態の場合を説明する。この場合、全てのワード線ＷＬ１，ＷＬ２はＬレベルであり、これらのワード線で制御される全てのメモリセル１００は非選択状態（書き込みも読み出しも行わない状態）になっている。また、プリチャージ制御信号ＰＣＧはＬレベルであり、このプリチャージ制御信号ＰＣＧで制御されるプリチャージ回路１０１は活性状態となり、全てのビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２をＨレベルにプリチャージする。また、全てのライト制御信号ＷＴ１，／ＷＴ１，ＷＴ２，／ＷＴ２はＬレベルで、これらのライト制御信号によって制御される全てのカラム選択回路１０２は非活性状態となっている。また、容量素子制御信号／ＣＩＮはＬレベルであり、インバータ１０４によって容量素子入力ノードＣＩＮ２がＨレベルとなるため、Ｎ型ＭＯＳトランジスタＱＮ７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。

容量素子入力ノードＣＩＮ２に接続しているクランプ回路１０５Ａは、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２を、容量素子入力ノードＣＩＮ２と接地電源との間に２段直列に接続して構成されている。例えば、Ｎ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２の閾値電圧を０．６Ｖとすると、容量素子入力ノードＣＩＮ２の電位が１．２Ｖより低い時には、クランプ回路１０５Ａは非活性状態であり、容量素子入力ノードＣＩＮ２に影響を与えない。容量素子入力ノードＣＩＮ２の電位が１．２Ｖより大きくなると、クランプ回路１０５Ａが活性化して、容量素子入力ノードＣＩＮ２の電荷を接地電源に流入させ、電源電圧が高くなるほど、流入させる電荷量が増加する。クランプ回路１０５Ａはダイオード素子のような特性を有している。

次に、ワード線ＷＬ１（又はＷＬ２）が活性状態になり、メモリセル１００にデータを書き込む場合の動作を説明する。プリチャージ制御信号ＰＣＧがＬレベルからＨレベルになり、このプリチャージ制御信号ＰＣＧで制御される全てのプリチャージ回路１０１は非活性状態となる。例えば、ワード線ＷＬ１が選択されて、ワード線ＷＬ１はＨレベルになる。また、例えば、ライト制御信号ＷＴ１が選択されて、ライト制御信号ＷＴ１がＨレベルとなり、ビット線ＢＬ１に接続したカラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ５がオンし、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴとが、Ｎ型ＭＯＳトランジスタＱＮ５を介して接続される。

この時点では、容量素子制御信号／ＣＩＮはＬレベルで、容量素子入力ノードＣＩＮ２はＨレベルであり、Ｎ型ＭＯＳトランジスタＱＮ７がオンしているため、当該Ｎ型ＭＯＳトランジスタＱＮ７を介して、ビット線ＢＬ１の電荷が引き抜かれ、所定の時間（図９の時間Ｔ１に相当する）経過後にビット線ＢＬ１の電位はＬレベル（０Ｖ）になる。

ビット線ＢＬ１の電位が０Ｖになった後、容量素子制御信号／ＣＩＮはＬレベルからＨレベルに変化する。容量素子制御信号／ＣＩＮがＨレベルになったため、容量素子入力ノードＣＩＮ２はＬレベルとなり、Ｎ型ＭＯＳトランジスタＱＮ７はオフする。同時に、容量素子ＣＡＰの容量をＣｃ、容量素子入力ノードＣＩＮ２のＨレベル時の電位をＶＣＨとすれば、容量素子入力ノードＣＩＮ２がＨレベル（ＶＣＨ）からＬレベル（０Ｖ）へ遷移したことにより、Ｃｃ×ＶＣＨ分の電荷が、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴと選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ３のソース端子のノード）とに存在する全容量（容量Ｃｌとする）による電荷分から引き抜かれることになる。

つまり、容量Ｃｃと容量Ｃｌとによる電荷の分配によって、ビット線ＢＬ１等の電位は０Ｖから、−（Ｃｃ×ＶＣＨ）／（Ｃｃ＋Ｃｌ）の負電位になる。

選択されたビット線の電位が０Ｖよりも低い負電位になることで、選択されたメモリセル１００中のアクセストランジスタのコンダクタンスが大きくなる。つまり、選択されたビット線の電位が０Ｖまでしか低下しない半導体記憶装置よりも、より低い電源電圧でメモリセル１００へのデータの書き込みが可能となる。以上のように、選択されたビット線ＢＬ１の電位がＬレベルになることで、メモリセル１００へのデータの書き込みが行われる。

この時の容量素子入力ノードＣＩＮ２に接続したクランプ回路１０５Ａの動作について説明する。

クランプ回路１０５Ａがない場合は、電源ＶＤＤの上昇に伴って、容量素子ＣＡＰの動作で生成される負電位の絶対値も大きくなる。この場合の、容量素子入力ノードＣＩＮ２のＨレベル時の電位ＶＣＨは、電源ＶＤＤと等しい値となる。負電位をＶＢＢとすると、負電位ＶＢＢの電源電圧依存性は、例えば、ＶＢＢ＝−０．２×ＶＤＤであるものとする。

メモリセル１００へのデータ書き込み時に、選択ビット線（この場合は、ＢＬ１）、容量素子出力ノードＣＯＵＴ、選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ３のソース端子）が負電位になる場合には、負電位となるノードに接続した各素子に対する電気的ストレスが、ビット線の電位が０Ｖまでしか低下しない半導体記憶装置よりも大きいことは明らかである。

また、負電位となる選択ビット線に接続し、かつ、データの書き込みを行わない非選択なメモリセル（例えば、ビット線ＢＬ１とワード線ＷＬ２に接続したメモリセル１００）では、以下のような問題が生じる。すなわち、データの書き込みを行わない非選択メモリセル１００のワード線ＷＬ２の電位はＬレベル（０Ｖ）であるが、電源電圧が高くなると、選択ビット線ＢＬ１の負電位の絶対値も大きくなるため、選択ビット線ＢＬ１の負電位が、メモリセル１００を構成するアクセストランジスタＱＮ３の閾値電圧を超えるような電位まで低下してしまうと、アクセストランジスタＱＮ３がオン状態となってしまい、メモリセルの保持データの破壊（データの反転）が起こってしまう。

そこで、メモリセル１００へのデータ書き込み時、電源電圧が低い場合にのみ、選択ビット線の電位を負電位にし、選択メモリセル１００のアクセストランジスタのコンダクタンスを大きくして、データを書き込み易くすればよい。電源電圧が高い場合には、選択ビット線の電位を負電位にしなくても、メモリセル１００に対してデータの書き込みを行うことができる。各ノードを負電位にすると、特に電源電圧が高い場合に、負電位となるノードに接続した各素子に対する電気的ストレスが大きくなり過ぎるため、素子の信頼性劣化や、選択ビット線に接続した非選択メモリセルの保持データの破壊を招くのである。

次に、クランプ回路１０５Ａがある場合を説明する。Ｎ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２の閾値電圧は０．６Ｖであり、容量素子ＣＡＰの動作で生成される負電位ＶＢＢの電源電圧依存性は、ＶＢＢ＝−０．２×ＶＣＨである。

電源ＶＤＤが１．２Ｖより低い電源電圧では、クランプ回路１０５Ａは非活性状態である。よって、容量素子入力ノードＣＩＮ２のＨレベルの電位ＶＣＨは電源ＶＤＤと等しく、容量素子出力ノードＣＯＵＴに発生する負電位ＶＢＢは、クランプ回路１０５Ａがない場合と等しい電位（ＶＢＢ＝−０．２×ＶＤＤ）を発生する。

電源ＶＤＤが１．２Ｖより大きくなると、クランプ回路１０５Ａが活性化するため、容量素子入力ノードＣＩＮ２のＨレベルの電位ＶＣＨは、Ｐ型ＭＯＳトランジスタＱＰ１０とクランプ回路１０５Ａとの駆動能力の比で決定される電位になる。電源ＶＤＤが１．２Ｖより大きい場合、容量素子入力ノードＣＩＮ２のＨレベルの電位ＶＣＨが、例えば、ほぼＶＣＨ＝２ＶＴＮのような特性を持つものとすると、電源ＶＤＤが１．２Ｖより大きくなるほど、容量素子入力ノードＣＩＮ２のＨレベル時のＶＣＨの電位は電源ＶＤＤから低下していく。

よって、容量素子ＣＡＰの動作で生成される負電位ＶＢＢは、ＶＢＢ＝−０．２×２ＶＴＮとなり、電源電圧が高くなっても負電位ＶＢＢの絶対値は大きくならない。

メモリセル１００へのデータの書き込みが完了した後、ワード線ＷＬ１はＨレベルからＬレベルに変化し、全てのメモリセル１００は非選択状態となる。また、ライト制御信号ＷＴ１はＨレベルからＬレベルに変化し、全てのカラム選択回路１０２は非活性状態となる。更に、容量素子制御信号／ＣＩＮはＨレベルからＬレベルに変化し、容量素子入力ノードＣＩＮ２はＨレベルになり、Ｎ型ＭＯＳトランジスタＱＮ７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージする。その後、プリチャージ制御信号ＰＣＧがＨレベルからＬレベルに変化し、全てのプリチャージ回路１０１が活性状態となり、全てのビット線をＨレベルにプリチャージする。

以上説明したように、本発明の図５に示した構成であれば、電源電圧が低い場合には、従来通りにメモリセル１００へのデータの書き込み特性を改善でき、更に、電源電圧が高くなった場合には、メモリセル１００へのデータの書き込み動作時の選択ビット線等に発生する電位を、従来よりも高い電位に制御することが可能となるため、選択ビット線等に接続した各素子に対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となり、また、選択ビット線に接続した非選択メモリセルの保持データの破壊を防止することも可能となる。

なお、半導体記憶装置の動作電源電圧や半導体記憶装置中のトランジスタの閾値電圧等は、半導体記憶装置の動作電源電圧仕様やプロセス条件等によって異なる。本実施形態では、クランプ回路１０５Ａを構成するＮ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２の閾値電圧を０．６Ｖとし、電源電圧が１．２Ｖの時を動作が切り替わる境界の電圧として説明した。

トランジスタの閾値電圧や動作が切り替わる境界の電圧が、前記以外である場合には、例えば、クランプ回路１０５Ａを構成するＮ型ＭＯＳトランジスタを１段のみで構成したり、直列３段のように複数段の直列接続で構成したりしてもよい。また、Ｎ型ＭＯＳトランジスタの代わりに、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタで構成してもよく、ＰＮ接合したダイオード素子で構成してもよいことは説明するまでもない。また、上記のＰ型ＭＯＳトランジスタやＮ型ＭＯＳトランジスタ、ＰＮ接合したダイオードや抵抗素子等を組み合わせて構成されていてもよい。つまり、半導体記憶装置が必要としている動作条件に応じて、クランプ回路１０５Ａの各構成を変更すればよい。

図６は、図５におけるクランプ回路１０５Ａの別の一例を示した図である。図６のクランプ回路１０５Ｂは、図５のクランプ回路１０５Ａを構成するＮ型ＭＯＳトランジスタＱＮ１１，ＱＮ１２に対して、更に、並列にヒューズ素子Ｆ３，Ｆ４を接続して構成されている。

図６の構成のように、トランジスタＱＮ１１，ＱＮ１２に対してヒューズ素子Ｆ３，Ｆ４を並列に接続しておけば、いずれかのヒューズ素子を切断することで、動作が切り替わる境界の電圧を、半導体記憶装置が必要としている動作条件に応じて、任意の電圧に変更することが可能となる。

図６は、設定電圧の切り替え手段にヒューズ素子Ｆ３，Ｆ４を使用した場合の一例であるが、これらのヒューズ素子の代わりにトランジスタのソース端子とドレイン端子とを並列に接続して、前記トランジスタのゲート端子をオン・オフ制御することで、ヒューズ素子の場合と同様な動作と効果が実現できることは説明するまでもない。

図７は、図５におけるクランプ回路１０５Ａの別の一例を示した図である。図７のクランプ回路１０５Ｃは、図５のクランプ回路１０５Ａを構成するＮ型ＭＯＳトランジスタＱＮ１１と容量素子入力ノードＣＩＮ２との間に、他のＮ型ＭＯＳトランジスタＱＮ１３を直列に接続し、そのゲート端子を容量素子制御信号／ＣＩＮに接続して構成されている。

クランプ回路は、書き込み動作時にのみ活性化すればよい。図５のクランプ回路１０５Ａの場合では、書き込み動作時以外の時、つまり、ワード線が非活性状態の時には、容量素子制御信号／ＣＩＮはＬレベル、よって、容量素子入力ノードＣＩＮ２はＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ７がオンし、容量素子出力ノードＣＯＵＴをＬレベルにディスチャージしている。この時、クランプ回路１０５Ａは、電源電圧が低い場合（１．２Ｖより低い場合）には非活性状態であるが、電源電圧が高くなる（１．２Ｖを超える）とクランプ回路１０５Ａが活性化するため、Ｐ型ＭＯＳトランジスタＱＰ１０からクランプ回路１０５Ａを介して定常的な電流を流してしまう。

そこで、図７のクランプ回路１０５Ｃのように、Ｎ型ＭＯＳトランジスタＱＮ１１と容量素子入力ノードＣＩＮ２との間に、他のＮ型ＭＯＳトランジスタＱＮ１３を直列に接続してあれば、ワード線が非活性状態の時には、容量素子制御信号／ＣＩＮはＬレベルであるので、Ｎ型ＭＯＳトランジスタＱＮ１３はオフすることができる。よって、書き込み動作時にのみ、クランプ回路１０５Ｃは活性化し、書き込み動作時以外は、クランプ回路１０５Ｃは非活性状態になるため、書き込み動作時以外の時に流れていた定常的な電流が流れなくなり、低消費電力化が可能となる。図７に示した構成は、図６で説明した構成に対しても適用可能であることは説明するまでもない。

図８は、図５におけるクランプ回路１０５Ａの別の一例を示した図である。図８のクランプ回路１０５Ｄは、電源ＶＤＤと接地電源との間に、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ１１と、ゲート端子を容量素子入力ノードＣＩＮ２に接続したＰ型ＭＯＳトランジスタＱＰ１２と、ゲート端子を電源ＶＤＤに接続したＮ型ＭＯＳトランジスタＱＮ１５とが直列に接続されている。Ｐ型ＭＯＳトランジスタＱＰ１２のドレイン端子とＮ型ＭＯＳトランジスタＱＮ１５のドレイン端子との交点をゲート制御ノードＶＧＮ２とし、このゲート制御ノードＶＧＮ２は、容量素子入力ノードＣＩＮ２と接地電源との間に接続したＮ型ＭＯＳトランジスタＱＮ１４のゲート端子に接続されている。

クランプ回路１０５Ｄは、書き込み動作時以外（ワード線が非活性状態の時）は、容量素子制御信号／ＣＩＮがＬレベル、よって、容量素子入力ノードＣＩＮ２がＨレベルであるので、Ｐ型ＭＯＳトランジスタＱＰ１２はオフし、ゲート端子が電源ＶＤＤであるＮ型ＭＯＳトランジスタＱＮ１５により、ゲート制御ノードＶＧＮ２は常にＬレベルを出力する。よって、ゲート制御ノードＶＧＮ２をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ１４は常にオフするため、容量素子入力ノードＣＩＮ２に影響を与えない。

ワード線が活性状態の時のクランプ回路１０５Ｄの動作を説明する。ワード線が活性状態で、容量素子制御信号／ＣＩＮがＬレベルからＨレベルになると、容量素子入力ノードＣＩＮ２はＨレベルからＬレベルとなり、容量素子入力ノードＣＩＮ２をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ１２はオンする。

ここで、Ｐ型ＭＯＳトランジスタの閾値電圧をＶＴＰ＝−０．６Ｖ、Ｎ型ＭＯＳトランジスタの閾値電圧をＶＴＮ＝０．６Ｖとする。ゲート制御ノードＶＧＮ２の電源電圧依存性は、ダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ１１とゲート端子が電源ＶＤＤに接続されたＮ型ＭＯＳトランジスタＱＮ１５とによって、ほぼ、ＶＧＮ２＝ＶＤＤ−｜ＶＴＰ｜の特性を持つものとする。図５の構成でも説明した通り、容量素子ＣＡＰの動作で生成される負電位ＶＢＢの電源電圧依存性は、容量素子入力ノードＣＩＮ２のＨレベルの電位をＶＣＨとした時、ＶＢＢ＝−０．２×ＶＣＨの特性を持つものとする。

電源電圧が１．２Ｖより小さい場合は、ゲート制御ノードＶＧＮ２は０．６Ｖより小さいため、ゲート制御ノードＶＧＮ２をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ１４は非活性状態であり、容量素子入力ノードＣＩＮ２に影響を与えない。よって、容量素子入力ノードＣＩＮ２のＨレベルの電位ＶＣＨは電源ＶＤＤと等しく、容量素子出力ノードＣＯＵＴに発生する負電位ＶＢＢは、クランプ回路１０５Ａがない場合と等しい電位（ＶＢＢ＝−０．２×ＶＤＤ）となる。

電源電圧が１．２Ｖより大きくなると、ゲート制御ノードＶＧＮ２は０．６Ｖより大きくなるため、ゲート制御ノードＶＧＮ２をゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ１４は活性状態となる。よって、容量素子入力ノードＣＩＮ２のＨレベルの電位ＶＣＨは、Ｐ型ＭＯＳトランジスタＱＰ１０とＮ型ＭＯＳトランジスタＱＮ１４との駆動能力の比で決定される電位になるため、容量素子入力ノードＣＩＮ２のＨレベル時の電位ＶＣＨの電源電圧依存性は、電源ＶＤＤよりも低い値を持つような特性となる。よって、電源電圧が１．２Ｖより大きい場合には、容量素子ＣＡＰの動作で生成される負電位ＶＢＢ（ＶＢＢ＝−０．２×ＶＣＨ）は、クランプ回路がない場合よりも高い電位に制御される。

図８のクランプ回路１０５Ｄの構成のように、容量素子入力ノードＣＩＮ２と接地電源との間に接続したトランジスタＱＮ１４のゲート端子の電圧を制御することでも、図５の場合と同等な動作と同等の効果が実現できていることは説明するまでもない。

図８のクランプ回路１０５Ｄ中のＰ型ＭＯＳトランジスタＱＰ１２は動作上なくてもよいが、書き込み動作時以外の時に、容量素子制御信号／ＣＩＮがＬレベルで、容量素子入力ノードＣＩＮ２がＨレベルとなることで、Ｐ型ＭＯＳトランジスタＱＰ１２がオフし、電源ＶＤＤからＮ型ＭＯＳトランジスタＱＮ１５を介して接地電源に流れる定常的な電流を流さなくすることができ、低消費電力化が可能となる。

なお、半導体記憶装置の動作電源電圧や半導体記憶装置中のトランジスタの閾値電圧等は、半導体記憶装置の動作電源電圧仕様やプロセス条件等によって異なるため、例えば、クランプ回路１０５Ｄを構成するダイオード型にゲート端子を接続したＰ型ＭＯＳトランジスタＱＰ１１を、２段以上に直列に接続して構成したり、また、Ｐ型ＭＯＳトランジスタの代わりに、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタで構成してもよく、ＰＮ接合したダイオード素子で構成してもよいことは説明するまでもない。また、Ｐ型ＭＯＳトランジスタやＮ型ＭＯＳトランジスタ、ＰＮ接合したダイオードや抵抗素子等を組み合わせて構成されていてもよい。

更に、図６で示したようなヒューズ素子Ｆ３，Ｆ４をトランジスタに対して並列に接続したり、これらのヒューズ素子の代わりにトランジスタを並列に接続し、そのトランジスタのゲート端子をオン・オフ制御するような構成にしてもよい。つまり、半導体記憶装置が必要としている動作条件に応じて、クランプ回路１０５Ｄの各構成を変更すればよい。

《発明の実施形態３》
図１０は、本発明の実施形態３に係る半導体記憶装置の動作を示すタイミングチャート図である。また、図９は、従来の半導体記憶装置の動作を示すタイミングチャート図である。図９に示したタイミングチャート図は、本発明の実施形態１で説明した図１の構成から、クランプ回路１０３Ａを削除した構成の動作に等しい。

本発明の実施形態１（図１）でも説明したように、書き込み動作時に、選択されたビット線等を負電位にする動作を説明する。例えば、ワード線ＷＬ１が選択されて、ワード線ＷＬ１はＨレベルになる。また、ライト制御信号ＷＴ１が選択されて、ライト制御信号ＷＴ１がＨレベルとなり、ビット線ＢＬ１に接続したカラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ５がオンし、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴとが、Ｎ型ＭＯＳトランジスタＱＮ５を介して接続される。この時点では、容量素子制御信号ＣＩＮはＨレベルで、Ｎ型ＭＯＳトランジスタＱＮ７がオンしているため、当該Ｎ型ＭＯＳトランジスタＱＮ７を介して、ビット線ＢＬ１の電荷が引き抜かれ、所定の時間（図９の時間Ｔ１に相当する）経過後にビット線ＢＬ１の電位はＬレベル（０Ｖ）になる。

ビット線ＢＬ１の電位が０Ｖになった後に、容量素子制御信号ＣＩＮをＨレベルからＬレベルに変化させる。容量素子制御信号ＣＩＮがＬレベルになったため、Ｎ型ＭＯＳトランジスタＱＮ７はオフする。同時に、容量素子ＣＡＰの容量をＣｃとすると、容量素子制御信号ＣＩＮがＨレベル（ＶＤＤ）からＬレベル（０Ｖ）へ遷移したことにより、Ｃｃ×ＶＤＤ分の電荷が、ビット線ＢＬ１と容量素子出力ノードＣＯＵＴと選択されたメモリセル１００の記憶ノード（この場合は、アクセストランジスタＱＮ３のソース端子のノード）とに存在する全容量（容量Ｃｌとする）による電荷分から引き抜かれることになる。

つまり、容量Ｃｃと容量Ｃｌとによる電荷の分配によって、ビット線ＢＬ１等の電位は０Ｖから、−（Ｃｃ×ＶＤＤ）／（Ｃｃ＋Ｃｌ）の負電位になる。

ここで、図１０のタイミングチャート図に示すように、ワード線ＷＬ１の起動から容量素子制御信号ＣＩＮがＨレベルからＬレベルとなるまでの時間を、図９の時間Ｔ１よりも短い、時間Ｔ２で駆動するようにタイミングを変更した場合を説明する。

この場合、ビット線ＢＬ１の電位が０Ｖになる前に、容量素子制御信号ＣＩＮをＨレベルからＬレベルに変化させることになる。容量素子制御信号ＣＩＮをＨレベルからＬレベルに変化させた時のビット線ＢＬ１の電位がＶＢＬであったとすると、容量素子制御信号ＣＩＮをＨレベルからＬレベルに変化させた時のビット線ＢＬ１等の電位は、（Ｃｌ×ＶＢＬ−Ｃｃ×ＶＤＤ）／（Ｃｃ＋Ｃｌ）となる。図９の従来の半導体記憶装置の動作のように、ビット線ＢＬ１の電位が０Ｖになった後に、容量素子制御信号ＣＩＮをＨレベルからＬレベルに変化させる場合と比較して、ビット線ＢＬ１等の電位を高い値に制御することが可能となる。

本発明の実施形態３のように、書き込み動作時に、ビット線の電位が０Ｖになる前に容量素子制御信号ＣＩＮを変化させて、容量素子ＣＡＰを駆動するようなタイミングの制御を行えば、電源電圧が低い場合には、従来通りにメモリセル１００へのデータの書き込み特性を改善でき、更に、電源電圧が高くなった場合には、メモリセル１００へのデータの書き込み動作時の選択ビット線等に発生する電位を、従来よりも高い電位に制御することが可能となるため、選択ビット線等に接続した各素子に対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となり、また、選択ビット線に接続した非選択メモリセルの保持データの破壊を防止することも可能となる。

図９の時間Ｔ１を、図１０の時間Ｔ２に変更する方法は、例えば、ワード線の起動やライト制御信号の起動タイミングから遅延回路等を使用して、容量素子制御信号ＣＩＮの動作タイミングを決定しているような回路構成であれば、前記遅延回路を構成している遅延素子（インバータ等）の接続段数が少なくなるように回路を変更すればよい。また、時間の微調整が可能なように、遅延回路中にスイッチ手段を備えた切り替え回路等があってもよい。また、外部からの制御信号で、容量素子制御信号ＣＩＮの切り替えタイミングが変更できるような構成であってもよい。

《発明の実施形態４》
図１１は、本発明の実施形態４に係る半導体記憶装置の構成図である。図１１に示す半導体記憶装置は、ドライブトランジスタＱＮ１，ＱＮ２、アクセストランジスタＱＮ３，ＱＮ４、ロードトランジスタＱＰ１，ＱＰ２をそれぞれ備えるメモリセル１００、Ｐ型ＭＯＳトランジスタＱＰ１３とＮ型ＭＯＳトランジスタＱＮ１６，ＱＮ１７をそれぞれ備えるワードドライバ回路１０６で構成される。更に、ＷＬはワード線、ＢＬ、／ＢＬはビット線、／ＲＡＤはロウアドレス信号、ＶＤＤは電源を示す。

簡単化のために図示していないが、ワードドライバ回路１０６以外の部分は、発明の実施形態１の図１で示した構成からクランプ回路１０３Ａを除いた構成（従来の半導体記憶装置）と同一であるものとする。よって、メモリセル１００への書き込み動作時に、ビット線ＢＬ等の電位が０Ｖより低い、負電位ＶＢＢになる構成である。メモリセル１００は、発明の実施形態１で説明したものと同一であり、説明は省略する。

ワードドライバ回路１０６は、電源ＶＤＤと接地電源との間にＰ型ＭＯＳトランジスタＱＰ１３とＮ型ＭＯＳトランジスタＱＮ１６とを直列に接続し、ロウアドレス信号／ＲＡＤの反転信号をワード線ＷＬに出力する。また、ゲート端子を電源ＶＤＤに接続し、ワード線ＷＬと接地電源との間に接続されたＮ型ＭＯＳトランジスタＱＮ１７を備えることで、ロウアドレス信号／ＲＡＤがＬレベルで、ワード線ＷＬをＨレベルにする時（ワード線を活性状態にする時）に、ワード線ＷＬのＨレベルを、電源ＶＤＤレベルよりも低い電位に制御することができる。ロウアドレス信号／ＲＡＤがＨレベルで、ワード線ＷＬがＬレベルの時（ワード線が非活性状態の時）には、Ｎ型ＭＯＳトランジスタＱＮ１７はワード線ＷＬに影響を与えない。

一般的な半導体記憶装置（従来の半導体記憶装置）のワードドライバ回路は、ワード線ＷＬのＨレベルとして、電源電圧と等しいＶＤＤレベルを出力する。つまり、Ｎ型ＭＯＳトランジスタＱＮ１７が存在しないような構成である。よって、従来の半導体記憶装置の場合では、メモリセル１００へのデータの書き込み時において、活性化したワード線はＶＤＤレベル、ビット線ＢＬの電位は０Ｖよりも低い負電位ＶＢＢになるため、メモリセル１００のアクセストランジスタＱＮ３のゲート端子とドレイン端子との間の電位差は、ＶＤＤよりも大きい、ＶＤＤ＋｜ＶＢＢ｜の電位差が印加されることになってしまう。

そこで、本実施形態のように、ワード線ＷＬのＨレベルを、電源ＶＤＤレベルよりも低い電位に制御すれば、メモリセル１００のアクセストランジスタＱＮ３のゲート端子とドレイン端子との間の電位差は、従来よりも小さくすることが可能となり、メモリセル１００のアクセストランジスタに対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となる。

本実施形態のワードドライバ回路１０６は一例であり、活性状態でのワード線ＷＬのＨレベルの電位を電源ＶＤＤレベルよりも低い電位に制御できる構成であれば、どのような構成であっても同一の効果が得られることは説明するまでもない。

また、本実施形態の構成を、本発明の実施形態１〜３に対して適用することが可能であることは、説明するまでもない。

《発明の実施形態５》
図１２は、本発明の実施形態５に係る半導体記憶装置の構成図である。図１２に示す半導体記憶装置は、ドライブトランジスタＱＮ１，ＱＮ２、アクセストランジスタＱＮ３，ＱＮ４、ロードトランジスタＱＰ１，ＱＰ２をそれぞれ備えるメモリセル１００Ｂ、Ｐ型ＭＯＳトランジスタＱＰ１４とＮ型ＭＯＳトランジスタＱＮ１８をそれぞれ備えるメモリセル電源制御回路１０７で構成される。更に、ＷＬはワード線、ＢＬ、／ＢＬはビット線、ＷＥＮはライトイネーブル信号、ＶＤＤＭはメモリセル電源、ＶＤＤは電源を示す。

簡単化のために図示していないが、メモリセル電源制御回路１０７以外の部分は、発明の実施形態１の図１で示した構成からクランプ回路１０３Ａを除いた構成（従来の半導体記憶装置）と同一であるものとする。よって、メモリセル１００Ｂへの書き込み動作時に、ビット線ＢＬ等の電位が０Ｖより低い、負電位ＶＢＢになる構成である。

また、メモリセル１００Ｂは、図１中のメモリセル１００と同一の構成であり、ロードトランジスタＱＰ１，ＱＰ２に接続した電源ＶＤＤの代わりに、メモリセル電源ＶＤＤＭが接続されていることのみが異なっている。

メモリセル電源制御回路１０７は、電源ＶＤＤと接地電源との間にゲート端子を接地電源に接続したＰ型ＭＯＳトランジスタＱＰ１４と、ゲート端子をライトイネーブル信号ＷＥＮに接続したＮ型ＭＯＳトランジスタＱＮ１８とを直列に接続して構成し、接続されたＰ型ＭＯＳトランジスタＱＰ１４とＮ型ＭＯＳトランジスタＱＮ１８とのそれぞれのドレイン端子を、メモリセル電源ＶＤＤＭとして出力する。

このメモリセル電源制御回路１０７は、メモリセル１００Ｂへのデータの書き込み動作時以外は、ライトイネーブル信号ＷＥＮがＬレベルであり、Ｎ型ＭＯＳトランジスタＱＮ１８はオフしている。Ｐ型ＭＯＳトランジスタＱＰ１４は常にオンしているため、メモリセル電源ＶＤＤＭは、電源電圧と等しいＶＤＤレベルを出力する。

メモリセル１００Ｂへのデータの書き込み動作時には、ライトイネーブル信号ＷＥＮがＨレベルとなり、Ｎ型ＭＯＳトランジスタＱＮ１８がオンするため、メモリセル電源ＶＤＤＭは、Ｐ型ＭＯＳトランジスタＱＰ１４とＮ型ＭＯＳトランジスタＱＮ１８との駆動能力の比で決定される電位になる。つまり、電源ＶＤＤレベルよりも低い電位に制御することができる。

一般的な半導体記憶装置（従来の半導体記憶装置）のメモリセル電源は、電源電圧と等しいＶＤＤレベルが印加されている。つまり、メモリセル電源制御回路１０７が存在しないような構成である。

従来の半導体記憶装置の場合では、メモリセル１００へのデータの書き込み時において、アクセストランジスタＱＮ３のソース端子の電位が０Ｖよりも低い負電位ＶＢＢになるため、アクセストランジスタＱＮ３のソース端子に接続したロードトランジスタＱＰ１のドレイン端子とドライブトランジスタＱＮ１のドレイン端子、ロードトランジスタＱＰ２のゲート端子とドライブトランジスタＱＮ２のゲート端子が、それぞれ０Ｖよりも低い負電位ＶＢＢとなる。また、従来の半導体記憶装置の場合には、ロードトランジスタＱＰ１，ＱＰ２のソース端子にはＶＤＤレベルが印加される。

このため、ロードトランジスタＱＰ１のドレイン端子とソース端子との間、ロードトランジスタＱＰ１のゲート端子とドレイン端子との間、ドライブトランジスタＱＮ１のゲート端子とドレイン端子との間、ロードトランジスタＱＰ２のゲート端子とソース端子との間、ロードトランジスタＱＰ２のゲート端子とドレイン端子との間、ドライブトランジスタＱＮ２のゲート端子とドレイン端子との間に、それぞれ電源ＶＤＤレベルよりも大きい、ＶＤＤ＋｜ＶＢＢ｜の電位差が印加されることになってしまう。

そこで、本実施形態のように、メモリセル１００Ｂへのデータの書き込み動作時に、メモリセル電源ＶＤＤＭを、電源ＶＤＤレベルよりも低い電位に制御すれば、メモリセル１００Ｂ中のロードトランジスタＱＰ１，ＱＰ２、ドライブトランジスタＱＮ１，ＱＮ２の上記各端子間に印加される電位差を、従来よりも小さくすることが可能となるため、メモリセル１００Ｂ中のロードトランジスタＱＰ１，ＱＰ２とドライブトランジスタＱＮ１，ＱＮ２とに対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となる。

本実施形態のメモリセル電源制御回路１０７は一例であり、メモリセル１００Ｂへのデータの書き込み動作時に、メモリセル電源を電源ＶＤＤレベルよりも低い電位に制御できる構成であれば、どのような構成であっても同一の効果が得られることは説明するまでもない。

また、本実施形態の構成を、本発明の実施形態１〜４に対して適用することが可能であることは、説明するまでもない。

《発明の実施形態６》
図１３は、本発明の実施形態６に係る半導体記憶装置の構成図である。図１３に示す半導体記憶装置は、Ｎ型ＭＯＳトランジスタＱＮ５を備えるカラム選択回路１０２、Ｐ型ＭＯＳトランジスタＱＰ１５とＮ型ＭＯＳトランジスタＱＮ１９をそれぞれ備えるインバータ１０８、Ｎ型ＭＯＳトランジスタＱＮ２０，ＱＮ２１をそれぞれ備えるクランプ回路１０９で構成される。更に、ＢＬはビット線、ＣＯＵＴは容量素子出力ノード、ＷＴはライト制御信号、／ＷＴは反転ライト制御信号、ＶＤＤは電源を示す。

簡単化のために図示していないが、本実施形態の構成は、発明の実施形態１の図１で示した構成からクランプ回路１０３Ａを除いた構成（従来の半導体記憶装置）に、インバータ１０８とクランプ回路１０９とを付け加えた構成である。よって、メモリセル１００への書き込み動作時に、ビット線ＢＬと容量素子出力ノードＣＯＵＴとの電位が０Ｖより低い、負電位ＶＢＢになる構成である。

インバータ１０８は、電源ＶＤＤと接地電源との間にＰ型ＭＯＳトランジスタＱＰ１５とＮ型ＭＯＳトランジスタＱＮ１９とを接続し、それぞれのゲート端子に反転ライト制御信号／ＷＴを入力する。

クランプ回路１０９は、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタＱＮ２０，ＱＮ２１を、ライト制御信号ＷＴと接地電源との間に直列に接続して構成される。したがって、このクランプ回路１０９は、メモリセル１００へのデータの書き込み動作時以外は、反転ライト制御信号／ＷＴはＨレベル、ライト制御信号ＷＴはＬレベルであるため、ライト制御信号ＷＴに対して影響を与えない。

メモリセル１００へのデータの書き込み動作時には、反転ライト制御信号／ＷＴはＬレベル、ライト制御信号ＷＴはＨレベルとなる。この時、Ｎ型ＭＯＳトランジスタの閾値電圧を０．６Ｖとした場合、電源電圧が１．２Ｖより低い場合には、クランプ回路１０９は非活性であり、ライト制御信号ＷＴのＨレベル（ＶＤＤレベル）に影響を与えない。電源電圧が１．２Ｖより大きくなると、クランプ回路１０９は活性化し、ライト制御信号ＷＴのＨレベルは、Ｐ型ＭＯＳトランジスタＱＰ１５とクランプ回路１０９との駆動能力の比で決定される電位となる。つまり、ライト制御信号ＷＴのＨレベルは、電源ＶＤＤレベルよりも低い電位に制御される。

一般的な半導体記憶装置（従来の半導体記憶装置）のライト制御信号ＷＴのＨレベルの電位は、電源電圧と等しいＶＤＤレベルが常に印加されている。

従来の半導体記憶装置の場合では、メモリセル１００へのデータの書き込み時において、ビット線ＢＬや容量素子出力ノードＣＯＵＴの電位は０Ｖよりも低い負電位ＶＢＢになるため、カラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ５のゲート端子とドレイン端子、また、ゲート端子とソース端子との間には、それぞれ電源ＶＤＤレベルよりも大きい、ＶＤＤ＋｜ＶＢＢ｜の電位差が印加されることになってしまう。

そこで、本実施形態のように、メモリセル１００へのデータの書き込み動作時に、ライト制御信号ＷＴのＨレベルを電源ＶＤＤレベルよりも低い電位に制御すれば、カラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ５のゲート端子とドレイン端子、また、ゲート端子とソース端子との間に印加される電位差を、従来よりも小さくすることが可能となるため、カラム選択回路１０２のＮ型ＭＯＳトランジスタＱＮ５に対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となる。

本実施形態で示した、ライト制御信号ＷＴのＨレベルを電源ＶＤＤレベルよりも低い電位に制御する回路構成は一例であり、メモリセル１００へのデータの書き込み動作時に、ライト制御信号ＷＴのＨレベルを電源ＶＤＤレベルよりも低い電位に制御できる構成であれば、どのような構成であっても同一の効果が得られることは説明するまでもない。

また、本実施形態の構成を、本発明の実施形態１〜５に対して適用することが可能であることは、説明するまでもない。

《発明の実施形態７》
図１４は、本発明の実施形態７に係る半導体記憶装置の構成図である。図１４に示す半導体記憶装置は、Ｎ型ＭＯＳトランジスタＱＮ２２，ＱＮ２３，ＱＮ２４，ＱＮ２５をそれぞれ備えるプリチャージ回路１０１Ｂで構成される。更に、ＢＬ、／ＢＬはビット線、／ＰＣＧはプリチャージ信号、ＶＤＤは電源を示す。

簡単化のために図示していないが、本実施形態の構成は、発明の実施形態１の図１で示した構成からクランプ回路１０３Ａを除いた構成（従来の半導体記憶装置）において、プリチャージ回路１０１を、図１４のプリチャージ回路１０１Ｂに置き換えた構成である。よって、メモリセル１００への書き込み動作時に、ビット線ＢＬ等の電位が０Ｖより低い、負電位ＶＢＢになる構成である。

プリチャージ回路１０１Ｂは、電源ＶＤＤとビット線ＢＬとの間に、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタＱＮ２４とＮ型ＭＯＳトランジスタＱＮ２２とを直列に接続し、また、電源ＶＤＤとビット線／ＢＬとの間に、ダイオード型にゲート端子を接続したＮ型ＭＯＳトランジスタＱＮ２５とＮ型ＭＯＳトランジスタＱＮ２３とを直列に接続し、Ｎ型ＭＯＳトランジスタＱＮ２２，ＱＮ２３のそれぞれのゲート端子にプリチャージ制御信号／ＰＣＧを接続して構成される。

このプリチャージ回路１０１Ｂは、ワード線が非活性状態のときには、プリチャージ制御信号／ＰＣＧをＨレベルにして、Ｎ型ＭＯＳトランジスタＱＮ２２，ＱＮ２３をオンさせ、ビット線ＢＬ，／ＢＬをＨレベルにプリチャージする。Ｎ型ＭＯＳトランジスタの閾値電圧をＶＴＮとし、ビット線のＨレベルのプリチャージ電位をＶＢＰとすると、ＶＢＰ＝ＶＤＤ−ＶＴＮとなり、電源ＶＤＤレベルよりも低い電位に制御される。ワード線が活性状態になるときには、プリチャージ制御信号／ＰＣＧをＬレベルにして、Ｎ型ＭＯＳトランジスタＱＮ２２，ＱＮ２３をオフさせ、ビット線ＢＬ，／ＢＬに影響を与えない状態になる。

一般的な半導体記憶装置（従来の半導体記憶装置）のプリチャージ回路は、図１のプリチャージ回路１０１のように、Ｐ型ＭＯＳトランジスタで構成されており、ビット線のＨレベルのプリチャージ電位は、電源電圧と等しいＶＤＤレベルである。

従来の半導体記憶装置の場合では、メモリセル１００へのデータの書き込み時において、ビット線や容量素子出力ノードＣＯＵＴの電位は０Ｖよりも低い負電位ＶＢＢになる。この時、カラム選択回路１０２中の非選択ビット線に接続したＮ型ＭＯＳトランジスタ（選択ビット線をＢＬ１とすると、非選択ビット線に接続したＮ型ＭＯＳトランジスタは、ライト制御信号／ＷＴ１，ＷＴ２，／ＷＴ２をそれぞれゲート端子に入力しているＮ型ＭＯＳトランジスタとなる。）のドレイン端子とソース端子との間には、それぞれ電源ＶＤＤレベルよりも大きい、ＶＤＤ＋｜ＶＢＢ｜の電位差が印加されることになってしまう。また、選択ビット線ＢＬ１に接続したプリチャージ回路中のＰ型ＭＯＳトランジスタ（例えば、図１のビット線ＢＬ１に接続したＰ型ＭＯＳトランジスタＱＰ３）のゲート端子とドレイン端子との間、また、ソース端子とドレイン端子との間に、それぞれ電源ＶＤＤレベルよりも大きい、ＶＤＤ＋｜ＶＢＢ｜の電位差が印加されることになってしまう。

そこで、本実施形態のように、ビット線のＨレベルのプリチャージ電位を電源ＶＤＤレベルよりも低い電位に制御すれば、カラム選択回路中の非選択ビット線に接続したＮ型ＭＯＳトランジスタのドレイン端子とソース端子との間に印加される電位差、また、選択ビット線に接続したプリチャージ回路トランジスタＱＮ２２又はＱＮ２３のゲート端子とドレイン端子との間、及び、ソース端子とドレイン端子との間にそれぞれ印加される電位差を、従来よりも小さくすることが可能となるため、カラム選択回路中の非選択ビット線に接続したＮ型ＭＯＳトランジスタ、選択ビット線に接続したプリチャージ回路トランジスタＱＮ２２又はＱＮ２３に対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となる。

本実施形態において、プリチャージ回路１０１Ｂ中のダイオード型にゲート接続したＮ型ＭＯＳトランジスタＱＮ２４，ＱＮ２５を、ダイオード型にゲート接続したＰ型ＭＯＳトランジスタに置き換えた場合でも同一の効果が得られることは説明するまでもない。

また、Ｎ型ＭＯＳトランジスタＱＮ２２，ＱＮ２３をＰ型ＭＯＳトランジスタにして、プリチャージ信号／ＰＣＧの極性を反転させた場合でも同様の動作を行うが、Ｐ型ＭＯＳトランジスタの場合には、基板電位が電源ＶＤＤレベルであるため、ドレイン端子と基板との間に電源ＶＤＤレベルよりも大きい、ＶＤＤ＋｜ＶＢＢ｜の電位差が印加されることになってしまう。Ｎ型ＭＯＳトランジスタであれば、基板電位は接地電源で構成される。

よって、ビット線ＢＬ，／ＢＬに接続するトランジスタの極性は、Ｐ型よりもＮ型で構成するほうが、ドレイン端子と基板との間に印加される電位差を、従来よりも小さくすることが可能となるため、プリチャージ回路１０１Ｂに対する電気的ストレスが低減して、信頼性劣化を抑制することが可能となる。

また、本実施形態の構成を、本発明の実施形態１〜６に対して適用することが可能であることは、説明するまでもない。

以上に説明した半導体記憶装置では、発明の理解を容易にするために、少数のメモリセル、プリチャージ回路、カラム選択回路、クランプ回路、容量素子、ワード線、ビット線等を備えることとした。しかし、上記各構成要素を複数個（又は多数）備えていてもよい。そのような構成を有する半導体記憶装置が、上記各実施形態に係る半導体記憶装置と同じ効果を奏することは、説明するまでもない。

本発明に係る半導体記憶装置は、ビット線の電位を制御することで、低電源電圧でのメモリセルへのデータの書き込み特性を改善することが可能であり、特に、各素子に対する信頼性劣化を抑制することが可能で、かつ、安定した書き込み性能を有する半導体記憶装置を低消費電力に実現できるという効果を有し、スタティック型ランダムアクセスメモリのような半導体記憶装置等として有用である。

実施形態１の半導体記憶装置の構成を示す回路図である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図の一例である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図のその他の例である。 実施形態１に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図のその他の例である。 実施形態２の半導体記憶装置の構成を示す回路図である。 実施形態２に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図の一例である。 実施形態２に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図のその他の例である。 実施形態２に係る半導体記憶装置に含まれるクランプ回路の具体的構成を示す回路図のその他の例である。 従来の半導体記憶装置の動作を示すタイミングチャート図である。 実施形態３に係る半導体記憶装置の動作を示すタイミングチャート図である。 実施形態４の半導体記憶装置の構成を示す回路図である。 実施形態５の半導体記憶装置の構成を示す回路図である。 実施形態６の半導体記憶装置の構成を示す回路図である。 実施形態７の半導体記憶装置の構成を示す回路図である。

符号の説明

１００，１００Ｂ メモリセル
１０１，１０１Ｂ プリチャージ回路
１０２ カラム選択回路
１０３Ａ〜Ｄ，１０５Ａ〜Ｄ，１０９ クランプ回路
１０４，１０８ インバータ
１０６ ワードドライバ回路
１０７ メモリセル電源制御回路
ＢＬ，ＢＬ１〜２，／ＢＬ，／ＢＬ１〜２ ビット線
ＣＡＰ 容量素子
ＣＩＮ，／ＣＩＮ 容量素子制御信号
ＣＩＮ２ 容量素子入力ノード
ＣＯＵＴ 容量素子出力ノード
Ｆ１〜４ ヒューズ素子
ＰＣＧ，／ＰＣＧ プリチャージ制御信号
ＱＮ１〜２ ドライブトランジスタ
ＱＮ３〜４ アクセストランジスタ
ＱＮ５〜２５ Ｎ型ＭＯＳトランジスタ
ＱＰ１〜２ ロードトランジスタ
ＱＰ３〜１５ Ｐ型ＭＯＳトランジスタ
／ＲＡＤ ロウアドレス信号
ＶＤＤ 電源
ＶＤＤＭ メモリセル電源
ＶＧＮ１，ＶＧＮ２ ゲート制御ノード
ＷＥＮ ライトイネーブル信号
ＷＬ，ＷＬ１〜２ ワード線
ＷＴ，ＷＴ１〜２，／ＷＴ１〜２ ライト制御信号
／ＷＴ 反転ライト制御信号

Claims (12)

1. 複数のワード線と、
   複数のビット線と、
   前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
   前記ビット線に接続した複数のプリチャージ回路と、
   前記ビット線に接続した複数の書き込み回路とを有し、
   前記書き込み回路は、
   ライト制御信号で制御されるカラム選択回路と、
   選択されたビット線の電位を第１の電位に制御する第１の制御回路と、
   前記選択されたビット線の電位を前記第１の電位よりも低い第２の電位に制御する第２の制御回路と、
   電源電圧がある一定の電圧以上になると、前記第２の電位をクランプするクランプ回路とで構成されたことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記電源電圧は、前記メモリセルに供給されている電源の電圧であることを特徴とする半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記クランプ回路は、前記第２の制御回路の出力に接続して構成されており、
   前記電源電圧が高くなるほど、前記第２の制御回路の出力のＬレベルの低下の割合が減少することを特徴とする半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記クランプ回路は、ダイオード特性素子を１以上有して構成されていることを特徴とする半導体記憶装置。
5. 請求項３記載の半導体記憶装置において、
   前記クランプ回路は、前記第２の制御回路の出力と電源端子との間に接続したトランジスタで構成され、
   前記トランジスタのゲート電圧を制御することで、前記第２の制御回路の出力電位を制御することを特徴とする半導体記憶装置。
6. 請求項４又は５に記載の半導体記憶装置において、
   前記クランプ回路を構成する素子に並列に接続したスイッチを１以上有して構成され、前記スイッチの組み合わせによって、前記第２の制御回路の出力電位を調整することを特徴とする半導体記憶装置。
7. 請求項３〜６のいずれか１項に記載の半導体記憶装置において、
   前記クランプ回路は、前記メモリセルへのデータ書き込み時以外は、その機能を停止することを特徴とする半導体記憶装置。
8. 請求項１又は２に記載の半導体記憶装置において、
   前記クランプ回路は、前記第２の制御回路の入力に接続して構成されており、
   前記電源電圧が高くなるほど、前記第２の制御回路の入力のＨレベルの低下の割合が増加することを特徴とする半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、
   前記クランプ回路は、ダイオード特性素子を１以上有して構成されていることを特徴とする半導体記憶装置。
10. 請求項８記載の半導体記憶装置において、
    前記クランプ回路は、前記第２の制御回路の入力と電源端子との間に接続したトランジスタで構成され、
    前記トランジスタのゲート電圧を制御することで、前記第２の制御回路の入力電位を制御することを特徴とする半導体記憶装置。
11. 請求項９又は１０に記載の半導体記憶装置において、
    前記クランプ回路を構成する素子に並列に接続したスイッチを１以上有して構成され、前記スイッチの組み合わせによって、前記第２の制御回路の入力電位を調整することを特徴とする半導体記憶装置。
12. 請求項８〜１１のいずれか１項に記載の半導体記憶装置において、
    前記クランプ回路は、前記メモリセルへのデータ書き込み時以外は、その機能を停止することを特徴とする半導体記憶装置。

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