JPS6034189B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6034189B2 JPS6034189B2 JP55045826A JP4582680A JPS6034189B2 JP S6034189 B2 JPS6034189 B2 JP S6034189B2 JP 55045826 A JP55045826 A JP 55045826A JP 4582680 A JP4582680 A JP 4582680A JP S6034189 B2 JPS6034189 B2 JP S6034189B2
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- JP
- Japan
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- chip
- level
- transistor
- transistors
- memory
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、記憶内容の保護を図った静止型半導体記憶装
置に関する。
置に関する。
フリップフロツプをメモリセルとするスタティックメモ
リではリードレベルはメモリチップ選択時も非選択時も
同じレベルである。
リではリードレベルはメモリチップ選択時も非選択時も
同じレベルである。
第１図はこの関係を説明する図でＳＥＬはチップ選択時
、ＮＳは非選択時、ＷＨは例えば情報“１”に対応する
日（／・ィ）書込みレベル、ＷＬは本例では情報“０”
に対応するＬ（ロー）書込みレベルである。リードレベ
ルＲはこれらのＷＨ，ＷＬの中央に定められそしてこの
レベルはチップ非選択時もそのま）に保持されるのが普
通である。第２図は該レベルを発生する回路を示し、チ
ップ非選択時にはＣＳが日になり、トランジスタＱ，オ
ン、Ｑ２オフ、点Ｐ，は日、従ってライトィネーブルＷ
Ｅが何であっても別ち書込みを指令するＬ、読取りを指
令する日のいずれであっても点Ｐ２は日になり、Ｑオン
、従って入力データＤｉｎが何であってもデータ線Ｄ，
Ｄを電源ＶＤ。、ダイオードｄ，、抵抗Ｒ，，Ｒ２、ダ
イオードも，ｄ３、トランジスタＱ４、定電流源Ｊ，で
定まる一定レベル（これが第１図のＲレベル）にしてい
た。チップ選択時にはＣＳはＬ、従ってＱ，オフ、Ｑ２
オン、点Ｐ，はＬであり、ライトィネーブルＷＥを受け
るトランジスタＱ５が有効になって、書込みでＷＥがＬ
ならば点Ｐ２はＬ、Ｑオフとなり、ＤｉｎがＨかＬかつ
まりデータが‘‘１”か‘‘２”かによりトランジスタ
Ｑ６はオンまたはオフＱ７はその逆、Ｄ、０線はＨまた
はＬとなる。このレベルが第１図のＷＨ，ＷＬである。
チップが選択状態でかつ読取り状態即ちＷＥが日ならＰ
２は日、Ｑ４オンとなり、Ｄ、Ｄ線は前述のＲレベルに
なる。このＤ、Ｄ線はメモリのビット線馬，Ｂ．（また
は図示しないがデータバス）に挿入されたトランジスタ
Ｑ，ｏ，Ｑ，．に基準電圧を与える。
、ＮＳは非選択時、ＷＨは例えば情報“１”に対応する
日（／・ィ）書込みレベル、ＷＬは本例では情報“０”
に対応するＬ（ロー）書込みレベルである。リードレベ
ルＲはこれらのＷＨ，ＷＬの中央に定められそしてこの
レベルはチップ非選択時もそのま）に保持されるのが普
通である。第２図は該レベルを発生する回路を示し、チ
ップ非選択時にはＣＳが日になり、トランジスタＱ，オ
ン、Ｑ２オフ、点Ｐ，は日、従ってライトィネーブルＷ
Ｅが何であっても別ち書込みを指令するＬ、読取りを指
令する日のいずれであっても点Ｐ２は日になり、Ｑオン
、従って入力データＤｉｎが何であってもデータ線Ｄ，
Ｄを電源ＶＤ。、ダイオードｄ，、抵抗Ｒ，，Ｒ２、ダ
イオードも，ｄ３、トランジスタＱ４、定電流源Ｊ，で
定まる一定レベル（これが第１図のＲレベル）にしてい
た。チップ選択時にはＣＳはＬ、従ってＱ，オフ、Ｑ２
オン、点Ｐ，はＬであり、ライトィネーブルＷＥを受け
るトランジスタＱ５が有効になって、書込みでＷＥがＬ
ならば点Ｐ２はＬ、Ｑオフとなり、ＤｉｎがＨかＬかつ
まりデータが‘‘１”か‘‘２”かによりトランジスタ
Ｑ６はオンまたはオフＱ７はその逆、Ｄ、０線はＨまた
はＬとなる。このレベルが第１図のＷＨ，ＷＬである。
チップが選択状態でかつ読取り状態即ちＷＥが日ならＰ
２は日、Ｑ４オンとなり、Ｄ、Ｄ線は前述のＲレベルに
なる。このＤ、Ｄ線はメモリのビット線馬，Ｂ．（また
は図示しないがデータバス）に挿入されたトランジスタ
Ｑ，ｏ，Ｑ，．に基準電圧を与える。
即ちＱ，。，Ｑ，，はメモリセルＭＣのトランジスタＱ
，２，Ｑ，３とカレントスイッチを組み、論取り時、Ｑ
，２がオン、Ｑ，３がオフなら（これはＶａ＝日、Ｖｂ
＝Ｌでもある）Ｑ，ｏオフ、Ｑ，．オンとなり、（Ｖａ
＞Ｒ、Ｖｂ＜Ｒに選定されているから）センスアンプＳ
ＡのコラムラインＢｏ側には電流が流れず、そしてＢ側
には電流が流れる。Ｑ，２，Ｑ，３のオンオフがこの逆
ならＢ。，Ｂ，の電流も逆であり、これらによりセンス
アンプＳＡはメモリセルＭＣの“１”、“０”記憶状態
を読み取る。書込みは、例えばＱ，２がオン、Ｑ，３が
オフであるときこれを逆にする（同じ状態にする、では
変化はない）にはＤ＝日、Ｄ＝Ｌを与え、Ｑ，。オン、
Ｑ．２オフ、Ｑ，．オフ、Ｑ，３オンとする。なおこの
第３図でＷはワード線、Ｗ−はその保持側の線である。
このようなスタテイツクメモリにおいてはチップが非選
択であっても記憶状態を保持する必要上ワード線Ｗ，Ｗ
−には電位が与えられ、メモリセルＭＣのトランジスタ
Ｑ，２，Ｑ，３は一方がオン、他方がオフとなっている
。
，２，Ｑ，３とカレントスイッチを組み、論取り時、Ｑ
，２がオン、Ｑ，３がオフなら（これはＶａ＝日、Ｖｂ
＝Ｌでもある）Ｑ，ｏオフ、Ｑ，．オンとなり、（Ｖａ
＞Ｒ、Ｖｂ＜Ｒに選定されているから）センスアンプＳ
ＡのコラムラインＢｏ側には電流が流れず、そしてＢ側
には電流が流れる。Ｑ，２，Ｑ，３のオンオフがこの逆
ならＢ。，Ｂ，の電流も逆であり、これらによりセンス
アンプＳＡはメモリセルＭＣの“１”、“０”記憶状態
を読み取る。書込みは、例えばＱ，２がオン、Ｑ，３が
オフであるときこれを逆にする（同じ状態にする、では
変化はない）にはＤ＝日、Ｄ＝Ｌを与え、Ｑ，。オン、
Ｑ．２オフ、Ｑ，．オフ、Ｑ，３オンとする。なおこの
第３図でＷはワード線、Ｗ−はその保持側の線である。
このようなスタテイツクメモリにおいてはチップが非選
択であっても記憶状態を保持する必要上ワード線Ｗ，Ｗ
−には電位が与えられ、メモリセルＭＣのトランジスタ
Ｑ，２，Ｑ，３は一方がオン、他方がオフとなっている
。
そこで何らかの原因でコラムラインＢｏ，Ｂ，に負性ノ
イズが乗ると、オフ側のトランジスタがオンになり、こ
の結果オン側のトランジスタがオフになる。つまり記憶
情報が破壊される恐れがある。このようなノイズとして
は入力データの変化及びアドレス信号変化による誘導が
ある。本発明はか）る点を改善しようとするもので、非
選択時のりード（Ｒ）レベル詳しくはビット線クランプ
レベルを第１図でＲＬで示す如く選択時のりードレベル
より高くしてメモリセルへの外乱の影響を少なくし、メ
モリセルの記憶保持マージンを大にしようとするもので
ある。
イズが乗ると、オフ側のトランジスタがオンになり、こ
の結果オン側のトランジスタがオフになる。つまり記憶
情報が破壊される恐れがある。このようなノイズとして
は入力データの変化及びアドレス信号変化による誘導が
ある。本発明はか）る点を改善しようとするもので、非
選択時のりード（Ｒ）レベル詳しくはビット線クランプ
レベルを第１図でＲＬで示す如く選択時のりードレベル
より高くしてメモリセルへの外乱の影響を少なくし、メ
モリセルの記憶保持マージンを大にしようとするもので
ある。
非選択時のりードレベルの上昇の程度には格別制限はな
く、簡単には電源電圧まで特上げればよい。これは例え
ば第２図ではトランジスタＱ８を設けることにより簡単
に実施できる。即ちこのトランジスタＱ８はチップ非選
択時、ＣＳ＝日、Ｐ，＝日でオンになり、Ｄ、Ｄ線をＶ
Ｄｏ−ＶＢ８レベルにクランプする（こ）でＶＢ。は偽
トランジスタのベース・ェミッ夕闇電圧）。第４図は他
の実施例を示す。
く、簡単には電源電圧まで特上げればよい。これは例え
ば第２図ではトランジスタＱ８を設けることにより簡単
に実施できる。即ちこのトランジスタＱ８はチップ非選
択時、ＣＳ＝日、Ｐ，＝日でオンになり、Ｄ、Ｄ線をＶ
Ｄｏ−ＶＢ８レベルにクランプする（こ）でＶＢ。は偽
トランジスタのベース・ェミッ夕闇電圧）。第４図は他
の実施例を示す。
この回路ではチップ非選択でＣＳ＝日であると点Ｐ，は
日、トランジスタＱ２，，Ｑ２２はオンでビット線耳，
Ｂ，に挿入されたトランジスタＱ，ｏ，Ｑ，．のベース
電位をほゞＶ。。のレベルへ引き上げる（正確にはＱ２
．あるいはＱ礎のトランジスタのＶＢｏだけ下がる）。
チップ選択時はＣＳ＝Ｌ、Ｐ，＝Ｌ、Ｑ２，、Ｑ滋オフ
であり、入力データＤｉｎの“１”、“０”で定まる出
力Ｄ，Ｄの日、ＬがトランジスタＱ．。，Ｑ，．に加わ
る。Ｙはコラム信号でＬレベルでコラム選択を行なう。
第５図はや）詳細に示した本発明の他の実施例を示す。
日、トランジスタＱ２，，Ｑ２２はオンでビット線耳，
Ｂ，に挿入されたトランジスタＱ，ｏ，Ｑ，．のベース
電位をほゞＶ。。のレベルへ引き上げる（正確にはＱ２
．あるいはＱ礎のトランジスタのＶＢｏだけ下がる）。
チップ選択時はＣＳ＝Ｌ、Ｐ，＝Ｌ、Ｑ２，、Ｑ滋オフ
であり、入力データＤｉｎの“１”、“０”で定まる出
力Ｄ，Ｄの日、ＬがトランジスタＱ．。，Ｑ，．に加わ
る。Ｙはコラム信号でＬレベルでコラム選択を行なう。
第５図はや）詳細に示した本発明の他の実施例を示す。
ＭＣ，．〜ＭＣ２２はメモリセルであり、ワード線Ｗ，
，Ｗ２、ビット線対Ｂ■と氏，，Ｂｏ，Ｂ，．により選
択される。勿論ワード線、ビット線、およびメモリセル
は一般には多数設けられるが第３図、第４図ではその１
つのみ、そして第５図では４つのみ示した。第５図のメ
モリではワード線はアドレスＸｏ，Ｘ，で選択され、ビ
ット線はＹアドレスＡ。，Ａ，で選択される。カレント
スイッチＣＷ，はへとその反転Ａｏを作るもので、図示
しないがアドレスビットＡ，に対しても同様な回路が設
けられ、これらは配線ＡＬでワイヤドオアをとられる。
ビット線にはトランジスタＱ，，Ｑ滋…・・・が挿入さ
れ、これらのトランジスタのベースは配線ＡＬへ接続さ
れ、共にオフのときのみ当該ビット線は有効になる。即
ちビット線には読出し用のトランジスタＱ棚Ｑ３６，Ｑ
的も接続され、これらはそのベースに共通にリードレベ
ルＲＬを与えられ、選択されたワード線に運らなるメモ
リセルのオン側トランジスタとカレントスイッチを組ん
で記憶内容の議出しを行なう（例えばＭＣ，．を選択セ
ルとし、その左側がオンとすると、Ｑ５はオフ、Ｑ６は
オンとなり、センスアンプＳＡへの一方の線には電流が
流れず、他方の線に電流が流れ、これによりセンスアン
プＳＡはＭＣ，．の記憶内容を検知する）が、ビット線
のトランジスタ本例ではＱ，，Ｑ２がオンになるとビッ
ト線Ｂｏ，Ｂｏ，はＶ血−２Ｖ８８にクランプされ、電
流源Ｊ２，Ｊ３の電流はＱ，，Ｑ２から供給されてしま
ってセンスアンプは信号を検知しない。かかるセル選択
を行なうメモリでは、チップ非選択時にデコーダ線ＡＬ
をすべて日にクランプすることにより、前述の非選択時
のりードレベルアツプを行なうことができる。即ちチッ
プ非選択時には、本例では２ビットのチップセレクト信
号ＣＳ，，ＣＳ２は少なくとも一方が日であるから点Ｐ
２は日であり、線ＡＬにマルチヱミッタトランジスタＱ
４ｏを設けておいて該トランジスタＱｏのベースにこの
Ｈレベルを与えればＱ。はオン、従って線ＡＬはＨレベ
ル、トランジスタＱ３，，Ｑ班…・・・は全てオンにな
ってビット線をＶ。。−２ＶＢ。にクランプする。なお
このメモリでは読出し用トランジスタＱ３５……のベー
ス電位は図面左下の回路で作られる。
，Ｗ２、ビット線対Ｂ■と氏，，Ｂｏ，Ｂ，．により選
択される。勿論ワード線、ビット線、およびメモリセル
は一般には多数設けられるが第３図、第４図ではその１
つのみ、そして第５図では４つのみ示した。第５図のメ
モリではワード線はアドレスＸｏ，Ｘ，で選択され、ビ
ット線はＹアドレスＡ。，Ａ，で選択される。カレント
スイッチＣＷ，はへとその反転Ａｏを作るもので、図示
しないがアドレスビットＡ，に対しても同様な回路が設
けられ、これらは配線ＡＬでワイヤドオアをとられる。
ビット線にはトランジスタＱ，，Ｑ滋…・・・が挿入さ
れ、これらのトランジスタのベースは配線ＡＬへ接続さ
れ、共にオフのときのみ当該ビット線は有効になる。即
ちビット線には読出し用のトランジスタＱ棚Ｑ３６，Ｑ
的も接続され、これらはそのベースに共通にリードレベ
ルＲＬを与えられ、選択されたワード線に運らなるメモ
リセルのオン側トランジスタとカレントスイッチを組ん
で記憶内容の議出しを行なう（例えばＭＣ，．を選択セ
ルとし、その左側がオンとすると、Ｑ５はオフ、Ｑ６は
オンとなり、センスアンプＳＡへの一方の線には電流が
流れず、他方の線に電流が流れ、これによりセンスアン
プＳＡはＭＣ，．の記憶内容を検知する）が、ビット線
のトランジスタ本例ではＱ，，Ｑ２がオンになるとビッ
ト線Ｂｏ，Ｂｏ，はＶ血−２Ｖ８８にクランプされ、電
流源Ｊ２，Ｊ３の電流はＱ，，Ｑ２から供給されてしま
ってセンスアンプは信号を検知しない。かかるセル選択
を行なうメモリでは、チップ非選択時にデコーダ線ＡＬ
をすべて日にクランプすることにより、前述の非選択時
のりードレベルアツプを行なうことができる。即ちチッ
プ非選択時には、本例では２ビットのチップセレクト信
号ＣＳ，，ＣＳ２は少なくとも一方が日であるから点Ｐ
２は日であり、線ＡＬにマルチヱミッタトランジスタＱ
４ｏを設けておいて該トランジスタＱｏのベースにこの
Ｈレベルを与えればＱ。はオン、従って線ＡＬはＨレベ
ル、トランジスタＱ３，，Ｑ班…・・・は全てオンにな
ってビット線をＶ。。−２ＶＢ。にクランプする。なお
このメモリでは読出し用トランジスタＱ３５……のベー
ス電位は図面左下の回路で作られる。
即ちチップ選択かつ議取り状態のときはＣＳ，＝ＣＳ２
＝Ｌ、Ｐ２＝ＬであるからトランジスタＱ４，はオフで
あり、またＷＥ＝日であるからトランジスタＱ４２，Ｑ
４３がオン、Ｑ４４はオフ、Ｑ５はオンとなり、点Ｐ３
の電位はＶｏＤ−Ｒ５１ｂ−ＶＢＥとなる。こ）でｌｂ
はトランジスタＱ４５のベース電流、ＶＢＥはＱ５のベ
ース・ェミッタ間電圧である。この点Ｐ３の電位がリー
ドレベルＲＬとなる。書込み時はＷＥ＝Ｌであり、トラ
ンジスタＱ位，Ｑ４３はオフ、Ｑ４がオン、Ｑ６，Ｑ′
５，は入力データＤｉｎの日、Ｌによりオンまたはオフ
になる。Ｑ４オンでＱ娘はオフになり、謙出し用のトラ
ンジスタＱ３５〜Ｑ３７はオフ従って無効になる。トラ
ンジスタＱ４３，Ｑ６がデータ入力Ｄｉｎに従ってオン
またはオフになるとトランジスタＱ４７，Ｑ４６も互い
に逆にオソまたはオフになり、書込み用のトランジスタ
Ｑ９，Ｑ５。とＱ，を互いにオン、オフする。つまりト
ランジスタＱ４７，Ｑ８の出力端がＤ、Ｄ線になり、メ
モリセルへ書込みを行なう。メモリは大容量であっても
選択されるチップは１つであり、その選択されたチップ
内の１メモリセルが書込み又は読出しされる。
＝Ｌ、Ｐ２＝ＬであるからトランジスタＱ４，はオフで
あり、またＷＥ＝日であるからトランジスタＱ４２，Ｑ
４３がオン、Ｑ４４はオフ、Ｑ５はオンとなり、点Ｐ３
の電位はＶｏＤ−Ｒ５１ｂ−ＶＢＥとなる。こ）でｌｂ
はトランジスタＱ４５のベース電流、ＶＢＥはＱ５のベ
ース・ェミッタ間電圧である。この点Ｐ３の電位がリー
ドレベルＲＬとなる。書込み時はＷＥ＝Ｌであり、トラ
ンジスタＱ位，Ｑ４３はオフ、Ｑ４がオン、Ｑ６，Ｑ′
５，は入力データＤｉｎの日、Ｌによりオンまたはオフ
になる。Ｑ４オンでＱ娘はオフになり、謙出し用のトラ
ンジスタＱ３５〜Ｑ３７はオフ従って無効になる。トラ
ンジスタＱ４３，Ｑ６がデータ入力Ｄｉｎに従ってオン
またはオフになるとトランジスタＱ４７，Ｑ４６も互い
に逆にオソまたはオフになり、書込み用のトランジスタ
Ｑ９，Ｑ５。とＱ，を互いにオン、オフする。つまりト
ランジスタＱ４７，Ｑ８の出力端がＤ、Ｄ線になり、メ
モリセルへ書込みを行なう。メモリは大容量であっても
選択されるチップは１つであり、その選択されたチップ
内の１メモリセルが書込み又は読出しされる。
他のチップ及びメモリセルは全て非選択である。しかし
チップが選択されていてもいなくてもアドレスは各チッ
プに与えられており、選択チップの選択ワード線に対応
する非選択チップのワード線はＨレベルになる。従って
このときにビット線にノイズが乗ると誤書込みなどの障
害が発生する。この点本発明のように非選択チップでは
全ビット線レベルをＨレベルにクランプしてしまえばか
）る誤書込みを防止することができ、記憶情報の安全、
正確化の点で極めて有効である。
チップが選択されていてもいなくてもアドレスは各チッ
プに与えられており、選択チップの選択ワード線に対応
する非選択チップのワード線はＨレベルになる。従って
このときにビット線にノイズが乗ると誤書込みなどの障
害が発生する。この点本発明のように非選択チップでは
全ビット線レベルをＨレベルにクランプしてしまえばか
）る誤書込みを防止することができ、記憶情報の安全、
正確化の点で極めて有効である。
第１図は本発明の原理説明図、第２図はリードレベル発
生回路図、第３図はメモリ要部の回路図、第４図および
第５図は本発明の実施例を示す回路図である。 図面で、Ｗはワード線、Ｂｏ，Ｂ，はビット線、ＭＣは
メモリセル、Ｑ８，Ｑ２，，Ｑ２２，Ｑの，Ｑ３，，Ｑ
２はビット線をＨレベルにクランプする回路のトランジ
スタである。 第１図 第２図 第３図 第４図 第５図
生回路図、第３図はメモリ要部の回路図、第４図および
第５図は本発明の実施例を示す回路図である。 図面で、Ｗはワード線、Ｂｏ，Ｂ，はビット線、ＭＣは
メモリセル、Ｑ８，Ｑ２，，Ｑ２２，Ｑの，Ｑ３，，Ｑ
２はビット線をＨレベルにクランプする回路のトランジ
スタである。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- １ ワード線と１対のビツト線の各交点に、コレクタと
ベースを交互接続した１対のトランジスタを有するフリ
ツプフロツプ回路構成のメモリセルを配設し、該１対の
トランジスタが該１対のビツト線に接続されてなる静止
型半導体記憶装置において、 チツプ非選択時の全ビツ
ト線電位を、チツプ選択時のリードレベルより高い電位
にクランプする回路を設けたことを特徴とする半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55045826A JPS6034189B2 (ja) | 1980-04-08 | 1980-04-08 | 半導体記憶装置 |
| US06/249,684 US4432076A (en) | 1980-04-08 | 1981-03-31 | Bipolar static semiconductor memory device with a high cell holding margin |
| IE784/81A IE52476B1 (en) | 1980-04-08 | 1981-04-07 | Semiconductor memory chip,and a memory device including such chips |
| EP81301494A EP0037734B1 (en) | 1980-04-08 | 1981-04-07 | Semiconductor memory chip, and a memory device including such chips |
| DE8181301494T DE3175776D1 (en) | 1980-04-08 | 1981-04-07 | Semiconductor memory chip, and a memory device including such chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55045826A JPS6034189B2 (ja) | 1980-04-08 | 1980-04-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143588A JPS56143588A (en) | 1981-11-09 |
| JPS6034189B2 true JPS6034189B2 (ja) | 1985-08-07 |
Family
ID=12730039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55045826A Expired JPS6034189B2 (ja) | 1980-04-08 | 1980-04-08 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4432076A (ja) |
| EP (1) | EP0037734B1 (ja) |
| JP (1) | JPS6034189B2 (ja) |
| DE (1) | DE3175776D1 (ja) |
| IE (1) | IE52476B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658160A (en) * | 1985-10-01 | 1987-04-14 | Intel Corporation | Common gate MOS differential sense amplifier |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| JP4579965B2 (ja) * | 2007-12-19 | 2010-11-10 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3729721A (en) * | 1970-09-23 | 1973-04-24 | Siemens Ag | Circuit arrangement for reading and writing in a bipolar semiconductor memory |
| US3781828A (en) * | 1972-05-04 | 1973-12-25 | Ibm | Three-dimensionally addressed memory |
| US4099070A (en) * | 1976-11-26 | 1978-07-04 | Motorola, Inc. | Sense-write circuit for random access memory |
| JPS5847792B2 (ja) * | 1979-07-26 | 1983-10-25 | 富士通株式会社 | ビット線制御回路 |
-
1980
- 1980-04-08 JP JP55045826A patent/JPS6034189B2/ja not_active Expired
-
1981
- 1981-03-31 US US06/249,684 patent/US4432076A/en not_active Expired - Fee Related
- 1981-04-07 DE DE8181301494T patent/DE3175776D1/de not_active Expired
- 1981-04-07 IE IE784/81A patent/IE52476B1/en not_active IP Right Cessation
- 1981-04-07 EP EP81301494A patent/EP0037734B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143588A (en) | 1981-11-09 |
| DE3175776D1 (en) | 1987-02-05 |
| IE810784L (en) | 1981-10-08 |
| IE52476B1 (en) | 1987-11-11 |
| EP0037734A2 (en) | 1981-10-14 |
| EP0037734A3 (en) | 1983-06-29 |
| EP0037734B1 (en) | 1986-12-30 |
| US4432076A (en) | 1984-02-14 |
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