JPS6047665B2 - スタティック半導体メモリ - Google Patents

スタティック半導体メモリ

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JPS6047665B2
JPS6047665B2 JP56011972A JP1197281A JPS6047665B2 JP S6047665 B2 JPS6047665 B2 JP S6047665B2 JP 56011972 A JP56011972 A JP 56011972A JP 1197281 A JP1197281 A JP 1197281A JP S6047665 B2 JPS6047665 B2 JP S6047665B2
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JP
Japan
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bit line
transistor
semiconductor memory
memory cell
potential
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JP56011972A
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英明 磯貝
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、セルの誤書込みを防止するようにしたスタテ
ィック半導体メモリに関する。
バイポーラ型のスタティックＲＡＭは第１図に示すよう
にワード線Ｗ。
、Ｗ、・・・・・・とビット線対埃。（５Ｂ。、、Ｂ、
ＯとＢｌｌ、・・・・・・の各交点にメモリセルＭｏｏ
、Ｍｏ、・・・・・・を配設してなる。Ｗｏｈ、Ｗｌｈ
・・・・・・は負側ワード線又はホールド線、ＷＤｏ、
ＷＤ、・・・・・・はワードドライバ、Ｑ３とＱ４、Ｑ
５とＱはコラム選択用トランジスタ、Ｙｏ、Ｙ、・・・
・・・はコラム選択電圧、１、、１０は定電流源である
。第２図はスタティックメモリセルＭ。ｏ９Ｍｏｌ・・
・・・・の一例を示し、本例では負荷抵扮ア、、Ｒ２、
ショットキバリヤダイオードＤ１９Ｄ２、マルチエミッ
タトランジスタＱ、、Ｑ２からなるフリップフロップで
ある。このようなスタティックＲＡＭで今ワード線Ｗ。
を選択し（Ｈレベルにし）またコラム氏を選択（Ｑ３、
αをオン）してメモリセルＭ、ｘ、を選択しているとき
、次にワード線Ｗ、とコラム艮を選択してメモリセルＭ
、、を選択したとすると、一般にワード線選択よりはコ
ラム選択の方が速いので、先ず一時的にメモリセルＭ。
１が選択され、その後目的のメモリセルＭ、７が選択さ
れることになる。
このような経過を透ると、場合によつては選択セルＭ、
、が誤書込みされる恐れがある。即ち今メモリセルＭｏ
、、Ｍｌｌは共に第２図で左側のトランジスタＱ１がオ
ン、右側のトランジスタＱ２がオフとすると、セル内部
の点ａ、ｂではをがＨ（ハイ）、ａがＬ（ロー）レベル
となる。
またＱ、オンの結果高抵抗Ｒ、にＱ、のコレクタ電流が
流れてＲ１の電圧降下が大となり、ショットキバリヤダ
イオードＤ、がオンとなる。一方、Ｑ。オフでは高抵抗
Ｒ２にはＱ２のコレクタ電流が流れず、ショットキバリ
ヤダイオードＤ。はオフである。このためａ点側のイン
ピーダンスは低く、を点側のインピーダンスは大となつ
ている。その結果ロー選択時にはメモリセル中ａ、ｂの
電位は第３図に示す様にをの電圧はなだらかに上昇し、
ａＪの電圧はをの電位に比べ速かに上昇する。コラムが
選択される前は図示しない回路により両側のビット線Ｂ
、Ｏ、Ｂｉｌは同じ高電位にクランプされているが、コ
ラム選択がなされるとこのクランプは解かれ、そして上
述のようにワード選択よりコラム；選択の方が速いので
、まずビット線Ｂｌｏの電位はメモリセルＭｏ、よりク
ランプを受けハイ・レベルとなり、ビット線Ｂ、１の電
位はトランジスタＱ、３のベース電位により決まるロー
・レベルとなる。その後ワード線Ｗ。は非選択、ワード
線Ｗ、が選択になるが、ビット線ＢｌＯの電位はビット
線に付く負荷容量のためハイ状態のままであり、ビット
線Ｂｌｌの電位はトランジスタＱｌ３より決まつている
為ロー状態のままである。ビット線に上記の如き差があ
ると、ワード線Ｗ１側からメモリセルＭｌｌが選択され
る過程で、八，がＨＮＢｌｌがＬとなつておりこのため
選択セルＭｌｌではＱ，がオフ、Ｑ２がオンとなる恐れ
がある。本発明はこの問題に対処しようとするもので、
特徴とする所は複数のワード線とビット線対との交点に
スタティックメモリセルを接続してなる半導体メモリに
おいて、各ビット線対の一方および他方に該ビット線か
ら電流を引出す極性でそれぞれダイオードの一端を接続
し、これらのダイオードの他端を共通に定電流源へ、当
該コラム選択用トランジスタと共に開閉されるトランジ
スタを介して接続してなることにある。
以下第４図に示す実施例を参照しながらこれを説明する
。第４図ではＭｉＯ，Ｍｉｌはｉ行０列、同１列のメモ
リセルで構成は前述のＭ。
Ｏ等と同じである。Ｗｉはｉ行のワード線、ＷＤｉはそ
のドライバである。本発明では各ビット線対八。，ＢＯ
ｌ，玖。＜５Ｂ１１・・にダイオードＤ３とＤ４，Ｄ５
とＤ６・・・・・・を図示極性で接続し、これらのダイ
オードの共通接続端を定電流源１３へトランジスタＱ７
，Ｑ８・・・・・・を介して接続する。これらのダイオ
ードＤ３，Ｄ４，またはＤ５とＤ６・・・・・・は定電
流源１３と共にカレントスイッチを構成する。またトラ
ンジスタＱ７，Ｑ８・・・・・・はトランジスタＱ３と
Ｑ４，９と９・・・・・・と同じくコラム選択信号Ｙ。
，Ｙｌ・・・・・で開閉される。このように各ビット線
対にカレントスイッチを構成するダイオードＤ３とＤ４
，Ｄ５とＤ６・・・・を接続しておくと、コラム選択時
にビット線の一方が他方よりＨレベルになると、当一方
のビット線に接続されたダイオードがオンとなり、電位
上昇は妨乏げられる。
この結果、前述の例ではビット線ＢｉＯのレベルが第３
図で点線で示すように急速に引下げられ、選択セルＭｌ
ｌにおけるＱ１オフ、Ｑ２オンは生じない。このダイオ
ードＤ３とＤ４，Ｄ５とＤ６・・・・・・はビット４線
を放電させる機能を持つものであるが、トランジスタＱ
７，Ｑ８により、放電は当該コラムが選択されたときの
み行なわれ、コラム非選択時は不動作であるから、メモ
リ消費電力の増加は問題にならない。
また書込み、読取りに支障を与えるものでもない。例え
ば読取りは例えばＷｉ＝Ｈ，ＹＯ＝Ｈ，Ｑ３，Ｑ４オン
にしてメモリセルＭｉＯを選択し、このメモリセルＭｉ
Ｏを選択し、このメモリセルＭｉＯがその左側トランジ
スタＱ１がオン、左側トランジスタＱ２がオフの記憶状
態ならＷＤｉ，Ｗｉ，ＭｉＯ，ＢＯＯ，Ｑ３の経路で電
流１１が流れ、また読取り用トランジスタＱｌｌ，ビッ
ト線Ｙ３Ｏｌ，Ｑ４の経路で電流１２が流れ（通常１１
＝１２）、読取り用トランジスフタＱｌＯには電流が流
れず、このトランジスタＱｌＯ，Ｑｌｌの通電状態を図
示しないセンスアンプが検出して読取り出力を生じるが
、本発明回路では上記に加えてＷＤｉ，゛ＭｊＯ，ＢＯ
Ｏ，Ｄ３，Ｑ７を通って電流１３が流れるものの、これ
はトランジスタＱｌＯ，Ｑｌｌの通電状態に格別の影響
を与えるものではない。また書込みは、メモリセル例え
ばＭｉＯを同様にして選択し、ビット線Ｂ。ｌの電位を
下げてセル右側トランジスタＱ２をオンにし、またはそ
れに加えてビット線ＢＣＸ）の電位を上げて（これらの
ビット線電位変更はトランジスタＱｌＯ，Ｑｌｌのベー
ス電位により行なう）セル左側トランジスタＱ１をオフ
にして行なうが、電流１３はビット線対の一方を下げる
と同時に他方を上げる方式の場合にトランジスタ本例で
はＱｌＯを通つて流れるに過ぎず、セルトランジスタＱ
ｌ，Ｑ２のオン、オフには格別悪影響を与えない。第５
図は本発明の他の実施例で各ダイオードに抵抗を接続し
、Ｉ，を１５，１６に分流させることにより、同様の効
果を得ることができる。
尚、抵抗Ｒｌ，Ｒ２の値は１５＝１１＋Ｉ，，ｌ６＝１
２となるように定める。以上説明したように本発明によ
れば、ワード線およびコラム線を変えてメモリセル選択
して読取りを行なう場合に発生する恐れがあるセル誤書
込みを簡単確実に阻止することができ、甚だ有効である
。
【図面の簡単な説明】
第１図および第２図はスタティックメモリの説明用回路
図、第３図は該メモリの各部の電位変化を示す波形図、
第４図および第５図は本発明の実施例を示す回路図であ
る。 図面でＷ。

Claims (1)

    【特許請求の範囲】
  1. １ 複数のワード線とビット線対との各交点にスタティ
    ックメモリセルを接続してなる半導体メモリにおいて、
    各ビット線対の一方および他方に該ビット線から電流を
    引出す極性でそれぞれダイオードの一端を接続し、これ
    らのダイオードの他端を共通に定電流源へ、当該コラム
    選択用トランジスタと共に開閉されるトランジスタを介
    して接続してなることを特徴とするスタティック半導体
    メモリ。
JP56011972A 1981-01-29 1981-01-29 スタティック半導体メモリ Expired JPS6047665B2 (ja)

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JP56011972A JPS6047665B2 (ja) 1981-01-29 1981-01-29 スタティック半導体メモリ
DE8282300381T DE3278893D1 (en) 1981-01-29 1982-01-26 Static semiconductor memory device
EP82300381A EP0057556B1 (en) 1981-01-29 1982-01-26 Static semiconductor memory device
US06/343,155 US4456979A (en) 1981-01-29 1982-01-27 Static semiconductor memory device
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EP0057556A2 (en) 1982-08-11
IE820188L (en) 1982-07-29
US4456979A (en) 1984-06-26
IE54043B1 (en) 1989-05-24
EP0057556A3 (en) 1985-11-27
EP0057556B1 (en) 1988-08-10
DE3278893D1 (en) 1988-09-15

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