JPS5846794B2 - メモリ・アレイ - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ・アレイに関し、更に具体的にいうと、
アレイのセルから情報を読取り且つ同時にこの情報をア
レイの他のセルへ転送するための回路を有するメモリ・
プレイに関する。

フリップ・フロップ回路として知られる交差結合双安定
回路をメモリ・アレイの情報記憶セルとして使用できる
ことは周知である。

米国特許第３１７７３７４号はメモリ・セルとして普通
のフリップ・フロップ回路を用いた２進データ転送回路
を示している。

各セルには転送回路が結合され、各セルに記憶されたデ
ータを第２のセルへ転送することができる。

米国特許第３６７５１２８号はアレイの一部からデータ
を読取りながらプレイの別の部分に情報を書込むことが
できるようなメモリ・アレイを示している。

米国特許第３５０４３５１号は同じセンス線に結合され
たセル間で情報を転送できる双安定データ・アレイ・セ
ルのマトリクスを示している。

各セルは情報を受取るように条件づゆられると共に、セ
ンス線に沿った他のセルへ信号が更に伝搬するのを禁止
するように条件づげられる。

本発明は、メモリ・プレイ構成に配列された複数の交差
結合トランジスタ・セルを含み、そして、アレイの選択
されたセルから情報を読取ると同時にこの同じ情報をア
レイの他の選択されたセルに再書込みするための手段を
有するようなメモリ・プレイを提供する。

本発明のメモリ・アレイの各セルは２進コード化情報の
記憶に用いられる普通の交差結合トランジスタ双安定回
路である。

情報は２進１又は２進Ｏとしてセルに記憶される。

ある１つのセル行に記憶された情報を検索し且つ別のセ
ル行へ転送するための制御回路が設けられる。

あるセル行に対する読取り制御回路及びもう１つのセル
行に対する書込み制御回路を付勢することにより、前者
のセル行から情報を読取ると同時にこの同じ情報を後者
のセル行へ転送することができる。

従って本発明のメモリ・アレイによれば、アレイに記憶
された情報を読取ると同時にプレイのあるセルからアレ
イのもう１つのセルへデータを迅速に直接転送すること
ができる。

本発明はローカル・ストーレッジ・メモリとして高性能
マイクロプロセッサにおいて特に有用である。

次に図面を参照して本発明の良好な実施例の説明を行な
う。

第１図は行列のマトリクスに配列された複数のメモリ・
セルを含む本発明によるメモリ・アレイをブロック図で
示している。

プレイは例示のため、３つのセル行１０，１１，１２及
び２つのセル列１３，１４を持つように配列された６つ
のセルを含むが、もつと多数のセルを含むように行列の
方向に拡張できることは勿論である。

セル２１．２４は第１のセル行を形成し、セル２２．２
５は第２のセル行、セル２３，２６は第３のセル行を形
成し、セル２１．２２，２３は第１のセル列を形成し、
セル２４，２５，２６は第２のセル列を形成している。

セルの列１３，１４はワードのビットの数を決め、セル
の行１０゜１１．１２はワードの数を決める。

各セル行は２つのデコーダ２７，３０によって駆動され
る。

デコーダ２７は書込みデコーダで、書込まれるべきワー
ドを選択し、デコーダ３０は読取りデコーダで、どのワ
ードが読取られるべきかを選択する。

各セルは情報書込み制御する書込みデコーダ２７へ接続
されると共に、情報読取りを制御する読取りデコーダ３
０に接続される。

第１行のセル２１゜２４は書込みワード線３１，３２を
介して書込みデコーダ２７に接続されると共に読取りワ
ード線３３．３４を介して読取りデコーダ３０に接続さ
れており、第２行のセル２２．２５は書込みワード線３
１ａ、３２ａを介して書込みデコーダ２７に接続される
と共に読取りワード線３３ａ。

３４ａを介して読取りデコーダ３０に接続されており、
第３行のセル２３，２６は書込みワード線３ ｌ ｂ
、 ３２ｂ及び読取りワード線３３ｂ。

３４ｂを介して夫々書込みデコーダ２７及び読取リデコ
ーダ３０に接続されている。

各セル列は１対のデータ書込み入力線、１対のスイッチ
ング回路、１対の書込みビット線、及び１対のビット・
センス線を有する。

セル列１３は１対のデータ書込み入力線３５．３６を有
し、これらの入力線は１対のスイッチング回路３７゜３
８及び１対の書込みビット線６７’、６８を介してセル
２Ｌ２２，２３に結合されている。

書込みビット線６７．６８は列１３のすべてのセルに共
通である。

これらのセルは更に共通の１対のビット・センス線３９
．４０に接続されている。

これらのビット・センス線３９，４０はフィードバック
線４１．４２を介してスイッチング回路３７゜３８に結
合されており、またデータ読取り回路４４にも結合され
ている。

セル列１４も同様に、１対のデータ書込み入力線３５ａ
、３６ａ、１対のスイッチング回路３７ａ、３８ａ、１
対の書込みビット線６７ａ。

６８ａ、共通の１対のビット・センス線３９ａ。

４０ａ（データ読取り回路４４ａに接続されている）及
びフィードバック線４１ａ、４２ａを有する。

スイッチング回路３７，３Ｂ及び３７ａ。

３８ａは夫々共通の制御線４３．４３ａを有する。

各スイッチング回路は１対のＡＮＤ回路及びこれらのＡ
ＮＤ回路の出力を受取るＯＲの組合せで構成できる。

書込みデコータ２７は書込みアドレス線２８及び書込み
選択線２９を有し、読取りデコーダ３０は読取りアドレ
ス線２０及び読取り選択線１９を有する。

スイッチング回路３７，３８は制御線４３の信号に応答
してデータ書込み入力線３５．３６又はフィードバック
線４１．４２からの書込み信号を選択的に通すように構
成される。

書込みデコーダ２７は線２８の書込みアドレス信号及び
線２９の書込み選択信号に応答して所定の書込まれるべ
きセル行を選択するように働く。

読取りデコーダ３０はセル行の情報読取りの際に付勢さ
れ、任意の選択された行の読取りは読取リアドレス線２
０及び読取り選択線１９に適正な信号が与えられたとき
行なわれる。

本発明によれば、セル行の読取りを行なうと同時に、そ
の読取られた情報を別のセル行に書込むことができる。

更に、アレイの異なるセル行において読取り動作と書込
み動作を同時に行なうことができる。

従って、例えば行１０を選択するように読取りデコーダ
３０が駆動された場合、セル２１．２４の情報はビット
・センス線３９，４０及び３９ａ、４０ａを介して読取
られるが、他のセル行の１つを選択するように書込みデ
コーダを駆動すると共に読取り信号をフィードバック線
及びスイッチング回路を介して書込みビット線６７゜６
８及び６７ａ、６８ａに結合することにより、他のセル
行１１又は１２に同時に書込むことができる。

任意の特定のセル行から読取られた情報は、遅延を生じ
ることなく且つ選択されたセルからの情報の読取りと干
渉することなく、他の任意のセル行へ直ちに且つ直接に
転送できる。

このように本発明によれば、あるセル行から情報を読取
りながら他のセル行に情報を書込むことができる。

第２図は列１３のセル、関連するスイッチング回路、デ
コーダ及び転送回路を詳細に示している。

各メモリ・セルは同じであり、従って１つのメモリ・セ
ルだけを具体的に説明する。

例えばセル２１は夫々のベースを他方のトランジスタの
コレクタに接続した双安定フリップ・フロップ回路とし
て構成された１対の交差結合トランジスタ５０゜５１を
有する。

エミッタは共通接続され、読取りワード線３３を介して
読取りデコーダ３０へ接続されている。

各トランジスタ５０，５１のコレクタは夫々のノード５
２，５３を介して１対の負荷抵抗５４゜５５０１つに接
続され、抵抗５４，５５は第３の抵抗６０を介して電源
子■に接続されている。

抵抗６０は行内のすべてのセルに対して共通でよい。

トランジスタ５０，５１に並列に１対の書込みトランジ
スタ５６，５７が設けられている。

書込みトランジスタ５６，５７０エミツタは共通接続さ
れ、書込みワード線３１を介して書込みデコーダ２７に
接続されている。

書込みトランジスタ５６．５７のコレクタは夫々ノード
５２，５３に結合され、書込みトランジスタ５６のベー
スは書込みビット線６７を介してエミッタ・フォロア・
トランジスタ６１のエミッタに結合され、書込みトラン
ジスタ５７のベースは書込みビット線６８を介してエミ
ッタ・フォロア・トランジスタ６２のエミッタに結合さ
れている。

ノード５２，５３にはショットキー・バリヤ・ダイオー
ド５８．５９が結合されている。

これらのダイオードのカソードは夫々のノード５２゜５
３に接続され、アノードは夫々のビット・センス線３９
，４０に接続されている。

エミッタ・フォロア・トランジスタ６１、６２０コレク
タは共通の電源＋Ｖに接続されると共に、抵抗６３，６
４を介して夫々のベースに接続されている。

エミッタ・フォロア・トランジスタ６１゜６２０ベース
はスイッチング回路３７．３８に結合されている。

これらのスイッチング回路はデータ書込み入力線３５．
３６及び制御線４３を入力として受取る。

フィードバック線４１．４２は夫夫スイッチング回路３
８，３７に結合されている。

フィードバック線４１はスイッチング回路３８とビット
・センス線４０との間に結合され、フィードバック線４
２はスイッチング回路３７とビット・センス線３９との
間に結合されている。

セル２２，２３はセル２１と同じように構成されており
、対応する構成部品はセル２２では対応参照番号に添字
ａをつげて、セル２３では対応参照番号に添字すをつげ
て示されている。

次に動作について説明する。

いま、セル２１に既に情報が書込まれており、このセル
２１の情報がセル２２に転送されるものとする。

セル２３は待機状態にあるものとする。また、セル２１
ではトランジスタ５０が導通状態、トランジスタ５１が
非導通状態にあり、この状態が２進１の記憶を表わすも
のとする。

読取られるべき特定のワード即ちセル２１を含むセル行
を選択する場合は、線２０に読取りアドレス・パルスが
印加され、線１９に負の読取り選択パルスが印加される
。

これらのパルスが読取りデコーダ３０に供給されると、
読取りワード線３３が低レベルになり、従って２つの交
差結合トランジスタ５０゜５１０エミツタがそれらの静
止電圧即ち待機電圧から低レベルに下げられる。

このときは、読取りワード線３３が通常の静止電圧にあ
るときトランジスタ５０に流れる待機電流よりも大きな
電流がトランジスタ５０に流れる。

この大きな電流のためノード５２の電圧がその静止電圧
レベルよりも低くなって、ショットキー・バリヤ・ダイ
オード５８が導通し、ビット・センス線３９の電圧をほ
ぼノード５２のレベルまで下げる。

トランジスタ５１は非導通であったから、ノード５３は
その静止レベルのままであり、ダイオード５９は非導通
状態を続ける。

ビット線４００レベルは変わらず、その静止電圧レベル
にある。

従って、セル２１に記憶されていた情報は差電圧として
２つのビット・センス３９，４０の間に現われ、これは
適当なデータ読取り回路（第１図の４４）によって読取
ることができる。

セル２１から読取られた情報を他のセル例えばセル２２
に同時に転送することが望まれるときは、セル２１が読
取られている間にセル２２を書込み状態にセットするこ
とが必要である。

セル２２は書込み選択線２９に負の書込み選択パルスを
印加すると共に書込みアドレス線２８に適当な書込みア
ドレスを印加することによって書込み状態にセットされ
、このときはセル２２の書込みワード線３１ａがその静
止電圧レベルよりも下げられる。

これにより書込みトランジスタ５６ａ＝５７ａのエミッ
タ電圧が低下して書込みトランジスタ５６ａ 、５７ａ
を導通状態にし、そして書込みビット線６７．６８を介
してセル２２に情報を書込むことができるようにする。

セル２１の読取りの結果としてビット・センス線３９，
４０に現われる情報は書込みビット線６７．６８にも現
われるようにされる。

このため、スイッチング回路３７．３８はビット・セン
ス線３９．４００情報がフィードバック線４２，４１を
介して書込みビット線６８，６７へ送られるように制御
線４３によって制御される。

適当な制御信号がスイッチング回路３７，３８に供給さ
れ、そしてフィードバック線４２，４１がエミッタ・フ
ォロア・トランジスタ６２，６１０ベースに結合される
が、この例ではセル２１のトランジスタ５０が導通して
いると仮定したから、ビット線３９に接続されたフィー
ドバック線４２がノード５２のレベルに低下し、この信
号がスイッチング回路３７を介してトランジスタ６２０
ベースに印加されるため、トランジスタ６２は非導通状
態を保つ。

同時にピッド線４０の静止電圧がフィードバック線４１
及びスイッチング回路３８を介してトランジスタ６１の
ベースに結合され、トランジスタ６１をオンにする。

トランジスタ６１がオンになるとすべての書込みトラン
ジスタ５６゜５６ ａ 、５６ｂのベース電圧が＋Ｖに
向けて上昇する。

しかしトランジスタ５６ａのエミッタだけがその静止電
圧よりも低くされているため、書込みトランジスタ５６
ａのみがオンになり、他の書込みトランジスタ５６，５
６ｂはオフのままである。

これによりノード５２ａ及びトランジスタ５１ａのベー
スは線３１ａの電圧レベルに向けて引張られ（低下し）
、トランジスタ５１ａがオンであったならばこれをオフ
にする。

トランジスタ５０ａ、５１ａの交差結合ためトランジス
タ５０ａがオンになる。

従ってトランジスタ５０ａ。５１ａはセル２１のトラン
ジスタ５０，５１０状態と同じ状態にセットされる。

書込みワード線３１．３１ｂは通常の静止電圧にあるた
め、書込みビット線６７に高い電圧が印加されてもセル
２１．２３は書込まれない。

エミッタ・フォロア・トランジスタ６２はビット・セン
ス線３９の電圧によってオフに保たれるため書込みトラ
ンジスタ５７．５７ ａ 、５７ ｂはすべて非導通状
態に留まり、ノード５３．５３ ａ 、５３ ｂの電圧
はほとんど変動しない。

セル２１の情報が読取られセル２２に転送されたが、読
取りは非破壊的であり、セル２１の情報は維持される。

セル２１が読取られその中の情報がセル２２へ転送され
たならば、セル２１に新たな情報を入れることができる
。

これは次のように行なわれる。先ず、セル２１への書込
みワード線３１を選択するように書込みデコーダ２７の
書込み選択線２９及び書込みアドレス線２８に適当なパ
ルスが印加される。

他の書込みワード線３１ ａ 、３ ｌ ｂは静止電圧
にある。

読取りデコーダ３０はオンにされないから、すべての読
取りワード線３３，３３ａ。

３３ｂは静止電圧にある。

この場合情報は他のセルに転送されないから、ビット・
センス線３９゜４０は用いられず、制御線４３はデータ
書込み入力線３５．３６がエミッタ・フォロア・トラン
ジスタ６２，６１のベースに接続されるようにスイッチ
ング回路３７．３８をセットする。

そして、セル２１に入れられるべき情報がデータ書込み
入力線３５，３６に印加され、エミッタ・フォロア・ト
ランジスタ６２，６１０ベースへ供給される。

セル２１の記憶内容が２進１から２進０に変えられるべ
きであれば、トランジスタ５１が導通状態に、トランジ
スタ５０が非導通状態にされねばならない。

これはデータ書込み入力線３５を正に、データ書込み入
力線３６を負に駆動することによって行なわれる。

結果としてエミッタ・フォロア・トランジスタ６２が導
通し、トランジスタ６１が非導通になる。

このとき書込みビット線６８の電圧が＋■に向って上昇
し、従って書込みトランジスタ５７０ベースが上昇して
このトランジスタをオンにする。

このときノード５３及びトランジスタ５００ベースは書
込みワード線３１の電圧レベルに向けて引張られ、トラ
ンジスタ５０を非導通にする。

交差結合によりノード５２のレベルが上昇し、トランジ
スタ５１が導通する。

トランジスタ５１が導通するとノード５３は低レベルを
続け、トランジスタ５０はオフを続ける。

従ってセル２１の状態は２進１から２進Ｏに切換えられ
たことになる。

良好な実施例では簡単なバイポーラ交差結合セルが用い
られたが、他の適当なセルも使用できよう。

また、書込みトランジスタ５６，５７が飽和しても書込
みビット線６７．６Ｂに十分な信号レベルを得ることが
できるように回路が設計されるならば、エミッタ・フォ
ロア・トランジスタ６１゜６２を除くこともできよう。

加えて、もし希望するならスイッチング回路３７．３８
を除去し、これに応じてアレイの動作を変更することも
できよう。

負荷抵抗５４，５５，６０はすべてピンチ抵抗であるか
ら回路は集積回路として実施でき、低電力の高密度回路
を形成するのに好適である。

【図面の簡単な説明】

第１図は本発明によるメモリ・アレイの概略図、及び第
２図は第１図のメモリ・アレイの１つのセル列を詳細に
示す図である。 ２１．２２，２３，２４，２５，２６・・・・・・メモ
リ・セル、１０．１Ｌ１２・・・・・・セル行、１３゜
１４・・・・・・セル列、５０１５１、５０ａ１５１ａ
。 ５０ｂ１５１ｂ・・・・−・交差結合トランジスタ、５
６１５７、５６ａ１５７ａ 、 ５６ ｂ／ｓ ７ｂ・
・・・・−書込みトランジスタ、３９，４０・・・・・
・ビット・センス線、６７．６８・・・・・・書込みビ
ット線、３１゜３１ａｔ３１ｂ・・・・・・書込みワー
ド線、３３？３３ ａ 、３３ ｂ ””読取りワード
線、４１，４２・・・・・・フィードバック線、２Ｔ・
・・・・・書込みデコーダ、３０・・・・・・読取りデ
コーダ。

Claims (1)

1. 【特許請求の範囲】 １ 行列状に配列された複数のメモリ・セルであッテ、
   各列のメモリ・セルが１対のビット・センス線及び１対
   の書込みビット線を共有し且つ各メモリ・セルが、夫々
   の第１電極と制御電極とを交差結合し第２電極を読取り
   ワード線に結合し夫々の交差結合点を上記１対のビット
   ・センス線に結合した１対のトランジスタと、夫々の第
   １電極を上記交差結合点に結合し制御電極を上記１対の
   書込みビット線に結合し第２電極を書込みワード線に結
   合した１対の書込みトランジスタとを有するものと、 メモリ・セルから読取られたデータを該メモリセルと同
   じ列の他のメモリ・セルへ転送するため該別と関連する
   上記１対のビット・センス線を該別と関連する上記１対
   の書込みビット線に結合する手段と、 を有するメモリ・アレイ。