JPS62132300A - マトリツクスアレイリ−ドオンリメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は一般に、マトリックスアレイ２進の論理リー
ドオンリメモリ装置の分野に関し、より特定的には高密
度プログラム可能リードオンリメモリ（ＦＲＯＭ）装置
に関し、かつ特に、メモリの内容物を読出しかつメモリ
にストアされた情報を示す出力信号を表わすために用い
られるこれらの装置の部分に関する。

ＦＲＯＭは、永久的、不揮発性の形でデータを保持する
能力を提供するので、様々なコンピュータおよび他の論
理回路の応用で広範囲にわたって使われるようになり、
そのため停電の間データを確実に保持するように用心す
る必要がない。それらは、たとえばコンピュータの最も
基本的でかつしばしば用いられるプログラムおよびルー
チンを保持するために、こうして非常に成功裏に用いら
れる。

ＦＲＯＭにストアされたデータは、データがＰＲＯＭに
書込まれた後、各々が２進の論理ｒＯＪまたは「１」を
維持する非常に多くのメモリセル（高密度型で４，００
０ないし６４，０００さらにそれ以上）により保持され
る。各メモリセルは、１個の行および１個の列の交差地
点に対応して、導電性の行および導電性の列のマトリッ
クスアレイ内のディスクリートなビット位置に位置され
る。

したがって、各セルは、セルが位置される接合点で行お
よび列の同定に対応するアレイ内に独特のアドレスを有
する。

各メモリセル内では、セルが相関の行および列の間に導
電性経路を設けるかまたは設けないかにより２進の「０
」または「１」が単に表わされる。

この目的のために、各セルは、もし可溶性のリンクが損
なわれていないだけならば、ビット位置に沿って列から
行まで電流の流れを可能にするように接続されたショッ
トキーダイオードおよび可溶性のリンクの一連の組合わ
せであってもよい。

この特許出願の以下の部分を通じて、損なわれていない
可溶性のリンクを介するこのような導電性経路の存在は
、相関のセルにストアされた２進の「０」の値を表わす
ように解される。逆に、もしデータをＦＲＯＭに書込む
過程の間リンクが飛ばされたならば、これはセルにスト
アされた２進の「１」を表わすように解される。当然、
反対の論理規約が適当な状況において同様に十分に採用
され得る。

メモリセルの内容物を読出す１つの方法は、相関の行−
列の対の一方の部材に論理「ハイ」の信号をおよびその
対の他方の部材に「ロー」の信号を与える、ＦＲＯＭチ
ップに位置された回路を含む。可溶性のリンクの存在は
、セルが導電性であるかないかに依存して「ハイ」また
は「ロー」である、アドレスされたメモリセルでの電圧
レベルから・そのとき推論され得る。

この発明が関わる種類のＦＲＯＭでは、メモリセルは、
セルの列および行を選択しかつ相関の行が「ロー」に維
持されながら接地の近くで列に電流源を与えることを含
む技術により、かなりの高速度で個々に読出される。も
しヒユーズが飛ばされるならば、この機構により、列の
電圧レベルが不意に上がり、論理「１」を表わす。この
ように論理「ハイ」まで電圧が上がらなければ、ヒユー
ズが損なわれていないことを示し、論理ｒＯＪを表わす
。

この機構は十分に働く一方で、各列ごとに別々の電流源
を設けることを含む回路手段により実施された。これは
、読出しのために選択されない列に相関の電流源におい
て、不必要な電流消費を生じるという不利な点を有する
。

このような不必要な電流消費は、時に低密度のＦＲＯＭ
においては許容できるが、密度が上がるにつれ問題がま
すます増えてきた。さらに、各列ごとに別々の電流源を
設ける必要性により、容認できる限界内で電力の消費お
よび消散を維持するために各電流源から与えられた電流
が制限される結果となった。

関連技術の説明 １９８０年７月２９日にブラウン他に与えられた米国特
許４，２１５，２８２号は本件出願と同−譲受人に譲渡
されている。その特許はに個の出力の１個におけるＮ個
の各列ごとに１個の、別々の電流１ｓＩＫ・・・ＳＮＫ
が設けられる列ドライブ回路（そ・の特許のｖＳＩ図の
センス増幅器の一部として示される）を詳述する。

その特許の第１図における電流源Ｓ　Ｉ　Ｋからの電流
の経路は、ダイオードＤＩ　ＩＫＳＤｌ　２Ｋ。

およびＤ　１３　ＫからなるＡＮＤ回路への入力により
制御され、そのため相関の列が選択されるとき、ダイオ
ードＤＩ　ＩＫおよびＤ１２には「ハイ」の入力を有す
る。この状況の下では、電流源ＳＩＫからの電流はＤ　
１３　Ｋを介して相関の列内に流れ得る。

もし選択された行および列の間のヒユーズが損なわれて
いないならば、この電流はワードライントライバにより
作られる「ロー」まで流れ得る。

列の電圧はそのとき上がらず、論理ｒＯＪを表わす。も
しヒユーズが飛ばされたならば、電流は列に相関の容量
を充電するように列に流れ込み、列の電圧が論理「１」
を表わすように迅速に上がるようにされる。

しかしながら、電流源ＳＩＫ・・・Ｓ　Ｎ　Ｋの各々か
らの電流は、相関の列が選択されてもまたはされなくて
も流れ続ける。この先行技術の特許の機構において、列
はその列デコーダ入力が「ロー」になるとき選択解除さ
れ、そのため相関の電流源は、既に選択解除されたいか
なるこのような列に対してもダイオードＤＩ　ＩＫ・・
・ＤＮＩＫを介して列デコーダにその電流を送る。結果
として、電流は電流源ＳＩＫ・・・ＳＮＫにより絶えず
供給され、かつその結果、電力消費および消散が不必要
に高くなる。

発明の要約 この発明の目的は、リードオンリメモリの選択解除され
た列における回路の電力消費が減じられるかまたは実質
的になくなるリードオンリメモリを読出す際に用いるた
めの列ドライバ回路を提供することである。

この発明の第２の目的は、周知の列ドライバ回路と比較
されるとき、回路の速度が増加され得るリードオンリメ
モリのための列ドライバ回路を提供することである。

この発明の第３の目的は、選択された列ドライブ電流が
単一の電流源から、複数個の列の選択されたいずれのも
のにも供給されるリードオンリメモリのための列ドライ
バ回路を提供することである。

この発明の第４の目的は、単一の電流源から罠数個の列
の選択されたいずれのものにも電流を向けるための電流
源マルチプレクサ手段を有する列ドライバ回路を提供す
ることである。

この発明の第５の目的は、列ドライブ速度がドライバ出
力プリバイアス手段により増大され、それによってドラ
イバのスイッチング速度が増大される列ドライバ回路を
提供することである。

上記の目的で、この発明による列ドライバ回路は、入力
および出力を有しかつ次のように規定され得る入力−出
力伝達関数を有するスイッチ手段を採用する、すなわち
、スイッチ手段はその出力で高いまたは低いインピーダ
ンスを生じることにより、その入力で論理「ハイ」およ
び「ロー」の信号に応答する。

出力端子は、出力でのインピーダンスの大きさに従って
電流源から列内への電流を制御するように、列ドライバ
電流源と列の間に直列回路の関係で接続される。

スイッチ手段は、その列アドレスデコーダ入力が論理「
ハイ」　（選択）の信号を表わすとき、その出力で低い
インピーダンスを生じる。電流源から列内への電流の流
入は、もし列のインピーダンスが（選択された列と選択
された行の間のビット位置での飛ばされたヒユーズに対
応して）高いならば、列の電圧を論理「ハイ」まで急速
に高める。

もし列のインピーダンスが（選択された列と選択された
行の間のビット位置での損なわれていないヒユーズを示
して）低いならば、列の電圧は、「ロー」のままである
。この意味においてそのとき、選択された列での結果的
に生じる列の電圧は、列アドレスデコーダ入力のＡＮＤ
処理関数および列のインピーダンスを表わす。

電流は列ドライバ電流源から選択された列内にのみ流れ
るので、単一の電流源は列に相関のＮ個のスイッチ手段
に共通に接続されることにより、Ｎ個の列のいずれか１
個を駆動するように用いられ得る。選択された列置外の
すべての列が選択解除され、かつこうして電流源からの
電流を引かないため、各列が絶えず動作する電流源を設
けられる列ドライバと比較して、電力消費および消散は
大いに減じられる。

各列が選択されかつ読出され得る速度は、列ドライバ電
流源からの電流が列に参目関の寄生容量を論理「ハイ」
信号レベルまで充電するのに必要な時間により制限され
る。単一の電流源のみが、読出されるべきすべての列に
給電するように設けられる必要があるので、その電流源
は、各列が自己自身の電流源を設けられなければならな
いときに可能であるより以上に高い電流容量を消費また
は消散限界を超えることなく与えられ得る。

速度は、この発明の各スイッチ手段の出力に相関の出力
プリバイアス回路によりさらに増大される。出力プリバ
イアス回路は、スイッチ手段の出力に相関の寄生容量を
予充電された状態に維持する。

この発明の上記のならびに他の特徴、目的および利点は
、この発明を実施するために発明者によって企図された
最良のモードとともに、この発明の好ましい実施例の以
下の説明および関連の図面から、より明らかになるであ
ろう。

発明の詳細な説明 「先行技術」と名称を付けられた第１図は、前に引用さ
れた米国特許４，２１５，２８２号により例示された種
類の先行技術のＦＲＯＭで利用される列ドライブ機構の
簡易化した表示である。その特許の温度ｈｌｉ償機構に
含まれる新規な回路特徴は、平明にするために第１図か
ら除外されている。

第１図では、先行技術の列ドライバ回路１が、Ｎ個の列
×Ｍ個の行マトリックスアレイのＮ個の列に接続されて
示される。第１図の簡易化した表示は、唯１個の行Ｒ１
ならびにＮ個の列のうちの第１の０１および最後のＣｎ
を含むが、このアレイが、そのＮ個の列およびＭ個の行
のＮ×Ｍ個の交差の各々で１個の、Ｎ″×Ｍ個のビット
位置を有することが理解される。第１図で例示されたメ
モリアレイは、完全なＰＲＯＭアレイが総計ＫＸＮ×Ｍ
個のマトリックスビット位置を規定するに×Ｎ個の列お
よびＭ個の行を有するようにＦＲＯＭのに個の出力のう
ち１個だけを表わす。

２進のデータがマトリックスアレイＦＲＯＭにストアさ
れる手段を例示するために、このようなビット位置のう
ち２個が第１図で示される。Ｒ１と０１の間のビット位
置ＣＩＲＩは、飛ばされたヒユーズ３およびショットキ
ーダイオード５が０１からＲ１まで直列に延在して示さ
れる。飛ばされたヒユーズは当然、メモリアレイ内にデ
ータを書込むより以前にＣ１とＲ１の間に存在する導電
性経路を壊し、かつ本件特許出願の文脈ではビット位置
ＣＩＲＩでストアされた論理「１」を表わすものと解さ
れる。

ビット位置ＣｎＲ１は、損なわれていないヒユーズ３ｎ
およびショットキーダイオード５ｎがＣｎからＲ１の方
向に電流のための導電性経路を形成して示される。前の
パラグラフの規約により、このヒユーズの状態はビット
位置ＣｎＲ１でストアされた論理「０」を表わすものと
解される。

ビット位置ＣＩＲＩでストアされたデータビットを読出
すために、「列アドレスデコーダへ」と名称を付けられ
た列アドレスデコーダ入力８を含む列ドライバ７が示さ
れる。この入力はショットキーダイオード９が設けられ
、かつ同様の列１の入力もまたショットキーダイオード
１１を設けられる。ダイオード９とダイオード１１の間
の接続点１３で、電流１９１．５およびＮＰＮ　トラン
ジスタ１７のベース端子が接続される。電流源１５およ
びトランジスタ１７のコレクタが、直流電圧源ＶＣＣに
接続される。

この先行技術のＦＲＯＭの列ドライバ機構の動作は、ビ
ット位置ＣＩＲＩでストアされた２進の「１」の読出し
により例示される。このビットの読出しは、列アドレス
デコーダ（図示されでいない）がＣ１を選択し、かつワ
ードドライバまたは行デコーダ（図示されていない）が
Ｒ１を選択するときに生じる。

本件出願の文脈では、列デコーダ選択信号は接続点８に
与えられた論理「ハイ」の信号（たとえば５ボルトの直
流）であると解され、また行選択信号は接続点Ｒ１に与
えられた論理「ロー」の信号（たとえばＯボルトまたは
接地電位）であると解される。さらに、選択された列置
外のすべての列は列アドレスデコーダの「ロー」の入力
により選択解除され、かつ選択された行以外のすべての
行はワードドライバの「ハイ」の入力により選択解除さ
れると仮定される。

したがって、第１図は、Ｒ１の右端部で接地記号により
表わされた選択された状態のＲ１を例示する。電流源１
５からの電流はＣＩＲＩでヒユーズ３が飛ばされるため
に、この接地に到達するように０１からＲ１まで流れる
ことができない。しかし、入力端子８での列アドレスデ
コーダ入力が「ロー」　（選択解除兼である限り、電流
源１５からの電流は、Ｃ１の電圧が上がるのを妨げなが
ら列１からダイオード９を介してシャントされる。

しかしながら、列アドレスデコーダ入力８が「ハイ」　
（選択）に駆動されるとき、電流ｒｌ１５からの電流は
、もはやローの電位シンクを見つけられず、かつ論理「
ハイ」までダイオード１１を介して列Ｃ１を迅速に充電
する。低い出力インピーダンスのエミッタフォロアとし
て接続されたトランジスタ１７は、そのエミッタ出力に
「ハイ」を与え、こうしてＣＩＲＩでストアされたデー
タビットを読出す動作を完了する。

他のＮ個の列（図示されていない）の各々は、列ドライ
バ７と同一の列ドライバ（図示されていない）を設けら
れる。図示されるように、Ｎ番目の列に対する列ドライ
バ７ｎは、ｃｌに対するドライバ７と全く同じように配
列された入力接続点８　ｎ　ｓダイオード９ｎおよび１
１ｎ１電流源１５ｎならびにＮＰＮトランジスタ１７ｎ
を備える。

列Ｎが読出すために選択されるとき、その列アドレスデ
コーダ入力はＣ１の場合のように「ハイ」になる。しか
しながら、ビット位１ｊＣｎＲ１でのヒユーズ３ｎは損
なわれていないので、Ｃｎの電圧は上がらないが「ロー
」のままであり、ビット位置ＣｎＲ１では論理ｒＯＪを
表わす。

Ｎ個の列ドライバの各々のエミッタ出力は、一体結合さ
れ、かつ所望のように論理レベルを反転したりまた調整
したりすることのできるセンス増幅器１９の入力に接続
される。

この先行技術の列ドライバ機構は、特に低密度のＰＲＯ
Ｍにおいては満足に働くが、その性能は高密度のＦＲＯ
Ｍでの利用には最適とは言えない。

特に、それは列を駆動するために各々が適切な電流８二
を有するＮ個の別々の電流源を必要とする。

これらの電流源は、それぞれの列が選択されないときで
さえその電流が列アドレスデコーダラインに流れ込むの
で、絶えず活性状態である。

さて第２図に移ると、この発明による列ドライバ回路１
′のブロック図が、スイッチ２１を有して列Ｃ１’を駆
動するための列ドライバ７′を含むように示される。ス
イッチ２１は、スイッチ２１の入力ポートをともに規定
する１対の入力端子８′および２３ならびにスイッチ２
１の出力ボートをともに規定する１対の出力端子２５お
よび２７を有する。

スイッチ２１の入力−出力伝達関数は、次のように規定
されもよい、すなわちたとえば端子８′が端子２３に関
して「ハイ」である時のように入力ポートに論理「ハイ
」が存在するときは必ず、端子２５と２７の間のスイッ
チ２１の出力ボートに在る出力インピーダンスは低い。

逆に、入力ポートの信号が「ロー」であるとき、すなわ
ち端子８′と２３の間の差動電圧が「ロー」であるとき
、端子２５と２７の間の出力インピーダンスは「ハイ」
である。

第２図で示されるように、端子２７は低いインピーダン
スの出力ドライバ１７’　のように列１（Ｃ１）に接続
される。電流源２９は、出力端子２５と直流電位源Ｖｃ
ｃの間に接続される。

第１図のように、このような最後（Ｎ番目）の回路のみ
が示されるが、他のＮ個の列の各々は同一の回路を設け
られる。しかしながら、第１図とは異なり、列ドライバ
回路１′におけるすべての個々の列ドライバは電流源２
９を共有し、それは選択されるいかなる列ドライバにも
電流を供給するようにこのように共通に接続される。

動作において、第２図の回路はビット位置ＣｌＲ１’で
ストアされた論理「１」を次のように読出す、すなわち
、列アドレスデコーダにより端子８′に送られる選択「
ハイ」の信号により、論理「ハイ」の信号がスイッチ２
１の入力に存在するようにされる。これは当然、端子２
３が回路接地もしくは他の低電圧点への外部接続（図示
されていない）、または以下の第３図の説明でより明ら
かとなる点へのスイッチ２１での内部接続のいずれかに
よりローに維持されることを仮定する。いずれかの場合
、端子２３の電圧は、端子２３の上の端子８′の差動電
圧が入力「ハイ」の信号としてスイッチ２１により解釈
されるように十分にローであることを単に必要とするだ
けである。

スイッチ２１は、その出力端子２５と２７の間に低いイ
ンピーダンスを生じることにより、この状態に応答し、
電流源２９からＣＩ’への電流の流入を可能にし、それ
はＣＩＲＩ’でヒユーズが飛ばされるため論理「ハイ」
まで列の実質的な寄生容量を迅速に充電する。「ハイ」
の信号は、出力ドライバ１７′によりセンス増幅器１９
′に伝達される。

Ｃｎを読出す際のＮ番目の列ドライバの動作は、第１図
の場合のように、ＣｎＲ１’での損なわれていないヒユ
ーズにより出力が上がるのを妨げられ、かつ論理「０」
を生じることを除いては、同一である。

しかしながら、第２図において、第１図の動作と非常に
異なることは、列アドレスデコーダにより選択解除され
る列ドライバにおいて、電流の浪費が無いことである。

第１図では、このような選択解除された列の列ドライバ
に相関の電流源は、その電流を「ロー」　（選択解除さ
れた）の列デコーダ入力内にダンプすることにより浪費
した。

第２図では、あらゆる選択解除された列のデコーダ入力
での「ロー」の信号により、相関のスイッチの出力イン
ピーダンスは浪費された電流消費および消散を避けなが
ら高くなるようにされる。

さらに、第２図の配列では電流がほとんど浪費されず、
単一の電流源２９は、許し得る電流消費限界を引き締め
ることなく非常に高い電流容量を有するようにされ得る
。逆に、それは列に相関の寄生容量を非常に迅速に充電
することが可能であり、かつ非常に高い速度での読出動
作の間、論理「１」が生じられ得る。

第３図では、第２図のブロック図を実現する列ドライバ
囲路１′の回路の詳細が示される。もう一度、第１の列
ドライバ７′、最後の列ドライバ７ｎ′、最初の行Ｒ１
′、ならびに第１の列０１′および最後の列Ｃｎ’のみ
が示される。ビット位置ＣＩＲＩ’およびＣｎＲ１’が
前のように、論理「１」および「０」をそれぞれストア
して示される。

列ドライバ７′は、第２図のスイッチ２１の機能を実現
するように、その相関の回路エレメントとともにＮＰＮ
トランジスタとしてここに示されるスイッチングトラン
ジスタ３１を利用する。ショットキーダイオード９′は
、トランジスタ３１のベース電極を列アドレスデコーダ
入力に接続する。第２のショットキーダイオード３２は
、トランジスタ３１のエミッタ電極を同じ入力に接続す
る。

電流源３０は、３１のベースと直流電源Ｖｃｃの間に接
続される。３１のエミッタは、トランジスタ３１が導通
するときにそこに電流を供給するように、列１に接続さ
れる。コレクタ抵抗器３４は、トランジスタ３１のコレ
クタとＶｃｃの間に延在し、またショットキーダイオー
ド３６は３１のコレクタを共通の電流源２９′に接続し
、それは同様に、他のＮ個の列ドライバの各々における
同様のスイッチングトランジスタのコレクタ電極に電流
を供給する。

列アドレスデコーダが「ロー」　（選択解除）になると
き、トランジスタ３１のベース端子およびエミッタ端子
もまた、電流源３０がトランジスタ３１をオンにするの
を妨げながら、「ロー」に維持されるように、ダイオー
ド９′および３２は極性を与えられる。しかしながら、
列デコーダが「ハイ」になり、読出すために列Ｃ１″を
選択するとき、電流は、電流［３０からトランジスタ３
１のベースに流れ込み、それをオンにし、かつそのコレ
クタからエミッタまで低いインピーダンスを作り得る。

こうして、ビット位置ＣＩＲＩ’にストアされた論理「
１」を読出す際に、トランジスタ３１はオンにされ、そ
れによって共通の電流源２９′がその寄生容量を充電す
るように、列１に電流を送り込むようにされる。トラン
ジスタ３１のコレクターエミッタのインピーダンスは、
それがオンにされかつ共通の電流源２９′が相対的にハ
イの電流を出すことができるときには極めて低くなるの
で、論理「１」の読出しは非常に迅速になり得る。

第２図の場合のように、センス増幅器１９′への低いイ
ンピーダンスの出力は、エミッターフォロアトランジス
タ１７′および他の列ドライバの各々における同様のト
ランジスタの形の出力ドライバにより与えられる。列１
の電圧が上がるにつれ、エミッターフォロアトランジス
タ１７＃は、相関の列の電圧に続く低いインピーダンス
の出力信号を与える。

列の容量が十分に充電されると、電流源２９′からの電
流がトランジスタ３１を介してトランジスタ１７′の入
力に流れ込む。代わりに、第３図には示されていないが
、電流源２９′からの電流は、この先行技術の特許のダ
イオードＤ１２にのようなショットキーダイオードを介
して米国特許第４，２１５．２８２号の第２図で示され
る種類のハイレベルのクランプ回路に流れ得る。

この発明のさらに他の特徴により、トランジスタ３１が
オンになる速度は、すべてのスイッチングトランジスタ
３１・・・３１ｎの寄生コレクタ容量が予充電されまた
はプリバイアスされることを提供することにより増大さ
れる。トランジスタ３１のコレクタとＶｃｃの間に接続
されたコレクタ抵抗器３４は、トランジスタ３１がオフ
である間ＶＣＣでまたはその付近でコレクタを維持する
。ダイオード３６は、それがオフになりかつ他のＮ個の
同様のトランジスタがオンになるとき、トランジスタ３
１のコレクタがらの放電経路を避ける。

その結果、列ドライバ７′が選択されるとき、電流源２
９′はトランジスタ３１・・・３１ｎのコレクターベー
スおよびコレクターサブストレートの寄生容量を最初に
充電する必要がないので、トランジスタ３１はすぐにオ
ンになる。

電流源３０は絶えず活性状態であり、かつ第１図の先行
技術の回路における電流源１５の場合のように、列１が
選択解除されるときは必ず列デコーダ内にその電流をダ
ンプする。しがしながら、電流源３０はトランジスタ３
１をオンにするように適したベース電流を与えるのに十
分であればよいので、伴う消散および電流消費は第１図
の先行技術の回路と比較すると非常に小さい。

第３図を第２図と比較すると、各トランジスタ３１・・
・３１ｎは真に３一端子の装置であり４一端子の装置で
はないので、その人カポ〜ト（ここではベース−エミッ
タ接合）および出力ポート（ここではコレクターエミッ
タ端子）の分離が可能でないことが了解される。しかし
ながら、この発明の目的のためには、第３図の回路の文
脈で開示されたトランジスタ３１・・・３１ｎは第２図
のブロック図のスイッチ２１・・・２１ｎを特徴づける
入力−出力伝達関数を十分に実現するので、これは重要
ではない。

この発明は、共に解されるようにそれを実施するために
発明者に周知の最良のモードを備える実施例に関する成
る特殊性を用いて述べられたが、多くの修正がなされて
もよくかつ多くの代わりの実施例がこうして発明の範囲
を逸脱することなく得られる。その結果、この発明の範
囲は添付の特許請求の範囲からのみ決定されるべきであ
る。

【図面の簡単な説明】

第１図は、ＦＲＯＭ回路を読出す際に用いるための先行
技術の列ドライバ回路の略回路図である。 第２図は、この発明による列ドライバ回路の簡易化した
略ブロック図である。 第３図は、この発明の回路の略図である。 図において、１は先行技術の列ドライバ回路、１’　、
ｌ’、７’　は列ドライバ回路、３はヒユーズ、５，９
．９’、１１，３２．３６はショットキーダイオード、
７，７′は列ドライバ、８，８′、２３は入力端子、１
３は接続点、１５，２９゜２９’、３０は電流源、１７
．３１はトランジスタ、１７′は出力ドライバ、１７′
はトランジスタ、１９．１９’　、１９’はセンス増幅
器、２１はスイッチ、２５．２７は出力端子、３４はコ
レクタ抵抗器である。

Claims (1)

1. 【特許請求の範囲】 （１）複数（Ｍ）個の導電性の行および複数（Ｎ）個の
   導電性の列を有する型のマトリックスアレイリードオン
   リメモリ装置であって、かつ前記マトリックスのＮ×Ｍ
   個のビット位置の各々が、相関の行と列の間の導電性経
   路の有無に従って２進の論理「０」または「１」を表わ
   すディスクリートなメモリセルを規定するものにおいて
   、出力に結合されたセンス増幅器に２進の論理信号を呈
   示するための列ドライバ回路が、複数（Ｎ）個のディス
   クリートな列アドレスデコーダ入力、相関の複数（Ｎ）
   個のディスクリートな列出力および１個のセンス増幅器
   出力を有し、前記列ドライバ回路が、その列アドレス入
   力の１つで２進の論理選択信号に、かつ互いの列アドレ
   ス入力で２進の論理選択解除信号に応答し、かつその出
   力で、選択された列から選択された行までの導電性経路
   の有無を示す２進の論理信号を生じることによりそこに
   応答し、前記列ドライバ回路が、 入力端子および１対の出力端子を有し、前記出力端子の
   間に高いおよび低い出力インピーダンスを生じることに
   より前記入力端子で論理「ハイ」および「ロー」の電圧
   信号に応答するためのスイッチ手段を含み、 前記スイッチ手段の前記入力端子は前記列アドレスデコ
   ーダの出力に結合され、さらに 前記スイッチ手段の出力端子の１個に結合され、前記ス
   イッチ手段の他の出力端子が、前記出力インピーダンス
   を介して前記第１の電流源からそこに電流を供給するよ
   うに前記Ｎ個の列のうちの１個に結合された第１の電流
   源と、 前記Ｎ個の列の１個に結合された、より高いインピーダ
   ンスの入力および前記センス増幅器に結合された、より
   低いインピーダンスの出力を有し、かつ前記ドライバ入
   力で論理電圧信号に応答して、前記ドライバ出力で対応
   する論理電圧信号を生じる出力ドライバ手段とを備える
   マトリックスアレイリードオンリメモリ装置。 （２）前記スイッチ手段が、その入力端子で論理「ハイ
   」の電圧信号に応答して低い出力インピーダンスを、か
   つその入力端子で論理「ロー」の信号に応答して高い出
   力インピーダンスを生じる、特許請求の範囲第１項に記
   載の装置。 （３）入力信号が「ハイ」であるとき、前記スイッチ手
   段に入力電流を供給するように前記スイッチ手段の前記
   入力端子に結合された第２の電流源手段をさらに含む、
   特許請求の範囲第１項に記載の装置。 （４）前記スイッチ手段が、エミッタ端子、ベース端子
   、およびコレクタ端子を有するスイッチングトランジス
   タを備え、かつそこで前記入力端子が前記トランジスタ
   のベース端子を備える、特許請求の範囲第１項に記載の
   装置。 （５）前記スイッチ手段の入力端子が、前記トランジス
   タのベース端子と前記列アドレスデコーダの入力の間に
   ダイオードをさらに備え、前記ダイオードが前記スイッ
   チ手段の入力端子から前記列アドレスデコーダまで電流
   を導通させ、かつ前記列アドレスデコーダから前記入力
   端子まで電流を抑制する向きでその間に結合される、特
   許請求の範囲第４項に記載の装置。 （６）前記スイッチ手段の入力端子が、前記トランジス
   タのエミッタ端子と前記列アドレスデコーダの入力の間
   にダイオードをさらに備え、前記ダイオードが前記スイ
   ッチ手段の入力端子から前記列アドレスデコーダまで電
   流を導通させ、かつ前記列アドレスデコーダから前記入
   力端子まで電流を抑制する向きでその間に結合される、
   特許請求の範囲第５項に記載の装置。 （７）前記列アドレスデコーダが前記ベース端子に結合
   され、かつ前記Ｎ個の列の１個が前記エミッタ端子に結
   合される、特許請求の範囲第４項に記載の装置。 （８）前記スイッチ手段が、エミッタ端子、ベース端子
   、およびコレクタ端子を有するスイッチングトランジス
   タを備え、かつそこで前記出力端子が前記トランジスタ
   のエミッタ端子およびコレクタ端子を備える、特許請求
   の範囲第１項に記載の装置。 （９）前記第１の電流源が前記コレクタ端子に結合され
   、かつ前記エミッタ端子が前記Ｎ個の列の１個に結合さ
   れる、特許請求の範囲第８項に記載の装置。 （１０）前記出力ドライバ手段が、エミッタ端子、ベー
   ス端子、およびコレクタ端子を有するトランジスタを備
   え、かつそこで前記ベース端子が前記Ｎ個の列の１個に
   結合され、かつ前記エミッタ端子が前記センス増幅器に
   結合される、特許請求の範囲第１項に記載の装置。 （１１）前記列ドライバ回路が、前記出力インピーダン
   スが高いとき前記１個の出力端子をハイの電圧に維持す
   るように、前記スイッチ手段の前記１個の出力端子に結
   合された出力プリバイアス手段をさらに備える、特許請
   求の範囲第１項に記載の装置。 （１２）前記出力プリバイアス手段が、一方の端部が前
   記１個の出力端子に結合された抵抗器と、前記抵抗器の
   他方の端部に結合された直流電圧源と、アノード端子が
   前記第１の電流源に結合され、かつカソード端子が前記
   １個の出力端子に結合されたダイオードとを備える、特
   許請求の範囲第１１項に記載の装置。 （１３）前記列ドライバ回路が、 各々が入力端子および１対の出力端子を有する複数（Ｎ
   ）個のスイッチ手段を備え、前記スイッチ手段の各々の
   前記入力端子が前記列アドレスデコーダのＮ個の出力の
   対応するものに結合され、前記入力端子の論理「ハイ」
   の信号に応答して前記１対の出力端子の間に低い出力イ
   ンピーダンスを生じ、かつ前記出力端子の論理「ロー」
   の信号に応答して前記１対の出力端子の間に高い出力イ
   ンピーダンスを生じ、さらに 前記Ｎ個のスイッチ手段の各々の出力端子の一方に共通
   に結合され、前記出力端子の他方の各々が、前記出力イ
   ンピーダンスを介してそこに電流を供給するようにＮ個
   の列の対応するものに結合された第１の電流源と、 各々が、前記Ｎ個の列の対応するものに高いインピーダ
   ンスの入力が結合され、かつ前記センス増幅器の入力に
   共通に、より低いインピーダンスの出力が結合され、か
   つ前記ドライバ入力で論理信号に応答して前記ドライバ
   出力で対応する論理信号を生じる、複数（Ｎ）個の出力
   ドライバ手段とを備える、特許請求の範囲第１項に記載
   の装置。（１４）入力信号が「ハイ」であるとき、前記
   スイッチ手段に入力電流を供給するように、各々が前記
   Ｎ個のスイッチ手段の対応するものの前記入力端子に結
   合された、複数（Ｎ）個の第２の電流源をさらに含む、
   特許請求の範囲第１３項に記載の装置。 （１５）複数（Ｍ）個の導電性の行および複数（Ｎ）個
   の導電性の列を有する型のマトリックスアレイリードオ
   ンリメモリ装置であって、かつ前記マトリックスのＮ×
   Ｍ個のビット位置の各々が相関の行と列の間の導電性経
   路の有無に従って２進の論理「０」または「１」を表わ
   すディスクリートなメモリセルを規定するものにおいて
   、出力に結合されたセンス増幅器に２進の論理信号を与
   えるための列ドライバ回路が、複数（Ｎ）個のディスク
   リートな列アドレスデコーダ入力、相関の複数（Ｎ）個
   のディスクリートな列出力および１個のセンス増幅器出
   力を有し、前記列ドライバ回路はその列アドレス入力の
   １個で２進の論理選択信号にかつ互いの列アドレス入力
   で２進の論理選択解除信号に応答し、かつその出力で選
   択された列から選択された行までの導電性経路の有無を
   示す２進の論理信号を生じることによりそれに応答し、
   前記列ドライバ回路が、 各々が、Ｎ個の列アドレスデコーダ入力の１個にベース
   端子を結合され、各々がＮ個の列の対応するものにエミ
   ッタ端子を結合され、かつ各々がコレクタ端子を有する
   複数（Ｎ）個のスイッチングトランジスタと、 電流を供給するように前記Ｎ個のスイッチングトランジ
   スタのコレクタ端子の各々に結合された共通の電流源と
   、 各々が、前記Ｎ個の列の１個に、より高いインピーダン
   スの入力が結合されかつ前記センス増幅器に、より低い
   インピーダンスの出力が結合され、かつ前記入力で論理
   信号に応答して前記出力で対応する論理信号を生じる、
   複数（Ｎ）個の出力ドライバ手段とを備えるマトリック
   スアレイリードオンリメモリ装置。 （１６）入力電流を供給するように、各々が前記Ｎ個の
   スイッチングトランジスタの各々で入力端子に結合され
   る複数（Ｎ）個の第２の電流源をさらに含む、特許請求
   の範囲第１５項に記載の装置。 （１７）各々の前記トランジスタのベース端子および列
   アドレスデコーダ入力の間にダイオードをさらに備え、
   前記ダイオードの各々が、前記ベース端子から前記列ア
   ドレスデコーダまで電流を導通させ、かつ前記列アドレ
   スデコーダから前記ベース端子まで電流を抑制する向き
   でその間に結合される、特許請求の範囲第１５項に記載
   の装置。 （１８）各々の前記トランジスタのエミッタ端子と列ア
   ドレスデコーダ入力の間にダイオードをさらに備え、前
   記ダイオードの各々が前記エミッタ端子から前記列アド
   レスデコーダまで電流を導通させ、かつ前記列アドレス
   デコーダから前記エミッタ端子まで電流を抑制する向き
   でその間に結合される、特許請求の範囲第１７項に記載
   の装置。 （１９）前記スイッチングトランジスタがオフにされる
   ときコレクタ端子を高電圧に維持するように、前記列ド
   ライバ回路が前記Ｎ個のスイッチングトランジスタの各
   々の前記コレクタ端子に結合された出力プリバイアス手
   段をさらに備える、特許請求の範囲第１５項に記載の装
   置。 （２０）前記出力プリバイアス手段が、各々の一端部が
   前記コレクタ端子の１個に結合された複数（Ｎ）個の抵
   抗器と、各々の前記抵抗器の他方の端部に結合された直
   流電圧源と、各々のアノード端子が前記共通の電流源に
   結合されかつカソード端子が前記Ｎ個のコレクタ端子の
   １個に結合される複数（Ｎ）個のダイオードとを備える
   、特許請求の範囲第１９項に記載の装置。