JPH0135439B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はプログラマブル リードオンリ メモ
リ（以下PROMと呼ぶ）回路に関し、特に比較
的大きい記憶容量をもつPROM回路に関する。

従来から知られているように、PROM回路は
デイジタル計算及び処理装置において広い応用範
囲をもつている。また従来から知られているよう
に、この種のPROM回路は通常１つの半導体集
積回路チツプとして形成されている。バイポーラ
PROM回路では、行及び列導体のマトリクスが
特定の組合せの行導体及び列導体間に接続された
メモリ素子を有する。各メモリ素子は通常ダイオ
ードと、直列に接続された可溶性リンクとを含ん
でなる。プログラムを作る際に選択された可溶性
リンクが溶断され、この溶断された可溶性リンク
に接続されて予め電気的に接続されていた行導体
及び列導体間に開回路を作る。その結合溶断され
たリンクと溶断されなかつたリンクでなるパター
ンがPROM内に記憶されたデータを表わす。特
に、当該溶断された可溶性リンクに予め接続され
ていた特定の行導体及び列導体によつて定義され
る位置にある溶断された可溶性リンクはこの位置
に論理「０」信号を記憶したことを表わしてお
り、これに対して他の行導体及び列導体の組合せ
によつて定義された第２のアドレスにある溶断さ
れない可溶性リンクはこの第２のアドレスに論理
「１」信号を記憶したことを意味する。

特に上述のバイポーラPROM回路においては、
各行導体は対応する行駆動回路に結合されてい
る。この各行駆動回路は出力トランジスタを有
し、そのコレクタ電極は当該行駆動回路に結合さ
れた行導体に接続され、またエミツタ電極は固定
電位（通常は接地）に接続されている。特定の行
導体に結合されている可溶性リンクの１つを溶断
させたい場合には、このリンクにコレクタ電極を
接続している出力用トランジスタの１つにベース
電流を流してこのトランジスタを飽和状態に駆動
する。電流は溶断したい可溶性リンクに接続され
ている列導体の１つに供給される。このときこの
電流は選択された可溶性リンクを通り、さらに飽
和された出力トランジスタのコレクタ電極を通つ
て接地へ流れる。代表的な例として、可溶性リン
クを溶続させるのに必要な電流値は25〔mA〕程
度である。ここで注意すべきは、可溶性リンクの
１つを選択している間、選択されていない行導体
に接続された可溶性リンクは直列に接続され、か
つ選択されていない行駆動回路の出力トランジス
タのコレクタ電極に発生する比較的高い電圧によ
つて逆バイアスされているダイオードをもつてい
る。かかる電圧がこれらのダイオードを逆バイア
スしている間、リーク電流（例えばダイオード当
り1.5〔μA〕）がこのダイオードを通じ、さらに選
択されかつ飽和された出力トランジスタを通つて
接地に流れる。比較的少数（例えば8000個以下）
のメモリ素子をもつPROM回路ではこのリーク
電流は余り問題にならないが、例えば16000個の
メモリ素子を有するPROM回路においては、飽
和された出力トランジスタを通つて流れるトータ
ルリーク電流は選択された可溶性リンクを溶断さ
せるに必要な電流と同じ程度の大きさになる。従
つてこの出力トランジスタが流さなければならな
い電流値はPROMのメモリ容量が大きくなつた
ときにはかなり大きくなる。この特別な電流を集
めて流すことができる出力トランジスタを提供す
る１つの方法は、かかるトランジスタを形成させ
るに必要な領域を大きくすることである。しかし
かくすると、半導体チツプの表面の利用領域の大
きさを減少させてしまう附随的影響が生じてしま
う。

本発明に依れば、複数の可溶性リンクがそれぞ
れ行及び列導体マトリクスの異なる行及び列導体
間に結合され、各行導体が複数の行駆動回路の対
応する１つに結合され、各行駆動回路は行導体の
対応する１つに接続された出力トランジスタを有
するプログラマブル リードオンリ メモリ
（PROM）が提供される。スイツチ手段がプログ
ラミングモードのとき第１レベルのベース電流を
出力トランジスタに流すようになされ、かつリー
ドモードのとき第２の低レベルのベース電流を当
該出力トランジスタに流すようになされている。

この構成によれば、出力トランジスタは強制ベ
ータ（forced beta）を減少させ、またこれによ
つてプログラムモード時に可溶性リンクを溶断さ
せるに必要な電流と選択されなかつた可溶性リン
クに直列に接続されているダイオードを通過する
漏洩電流とを一緒に集めて流すことができる。

上述の構成及び本発明の他の特徴は、本発明に
依るプログラマブル リードオンリ メモリ
（PROM）回路の略線的接続図を示す図面と共に
する以下の記載においてさらに詳細に説明され
る。

図において、プログラマブル リードオンリ
メモリ（PROM）回路１０（この場合16Kビツ
トのPROMでなる）はメモリアレイ１２を含ん
でなり、この場合2048個の８ビツトデイジタルワ
ードとして構成された。16、384ビツトの情報を
記憶するようになされている。かくしてメモリア
レイ１２は８つの部分１３ａ〜１３ｈを有し、こ
の部分１３ａ〜１３ｈはそれぞれ2048個の８ビツ
トデイジタルワードの異なる１つを記憶するよう
になされている。従つてそれぞれ図示するよう
に、各部分１３ａ〜１３ｈがそれぞれ行導体１４
_１〜１４₁₂₈を含むのに対して部分１３ａ〜１３ｈ
が列導体１６_1a〜１６_16aないし１６_1h〜１６_16hを
含む。複数例えば16384個のメモリ素子１８はそ
れぞれ行導体１４₁〜１４₁₂₈及び列導体１６_1a〜
１６_16hの特定の１つの間に結合され、例えば図
示のように行導体１４₁及び列導体１６_1a間にメ
モリ素子１８ａが接続されている。各メモリ要素
１８は図示のようにダイオード２０（この場合シ
ヨツトキダイオードでなる）と、これに直列に接
続された可溶性リンク２２とを含んでなる。

Ｘデコーダ部２４は行導体１４₁〜１４₁₂₈に接
続され、このＸデコーダ部２４は通常の構成のＸ
アドレスインバータ部３０を通じて端子A₀〜A₆
に結合されている。後に詳細に述べるように端子
A₀〜A₆には11ビツトのアドレスワードのうちの
７ビツトが導入され、このアドレスワードの残る
４ビツトが端子A₇〜A₁₀に導入される。しかしこ
こでは、端子A₀〜A₆に与えられる論理信号は
PROMに記憶されている2048ワードをアドレス
するために用いられる11ビツトのうちの７ビツト
を供給するようになされている。上述したよう
に、Ｘアドレスインバータ部３０は通常の構成の
ものでなり、端子A₀〜A₆にそれぞれ与えられた
論理信号A₀〜A₆に応動する真信号（true
signal）A′₀〜A′₆と、それぞれ線′₀〜′₆の反
転信号（complementary signal）′₀〜′₆と
を発生する。線A′₀〜A′₆及び′₀〜′₆の信号は
図示のようにＸデコーダ部２４に与えられる。

Ｘデコーダ部２４は複数この場合128個の行駆
動回路３２₁〜３２₁₂₈を含んでいる。この行駆動
回路３２₁〜３２₁₂₈は図示のようにそれぞれ抵抗
３４₁〜３４₁₂₈を通じて電源＋V_cc（この場合＋５
〔Ｖ〕）に結合されたベース電極を有する入力トラ
ンジスタ３３₁〜３３₁₂₈を含む。各入力シヨツキ
トランジスタ３３₁〜３３₁₂₈の７つのエミツタ電
極は通常の方法で線A′₀〜A′₆及び′₀〜′₆の選
択された１つに接続され、この場合線′₀〜′₆
がトランジスタ３３₁の７つのエミツタ電極に結
合され、線′₀〜′₆がトランジスタ３３₁₂₈の７
つのエミツタ電極に結合されている。トランジス
タ３３₁〜３３₁₂₈のコレクタ電極がそれぞれ図示
のように結合用シヨツトキトランジスタ３５₁〜
３５₁₂₈のベース電極に結合されている。トラン
ジスタ３５₁〜３５₁₂₈のコレクタ電極はそれぞれ
抵抗３７₁〜３７₁₂₈を通じて電源端子３６に導か
れている。後述するように、プログラムモードの
間に電源端子３６の電圧は比較的高い値（この場
合＋10〔Ｖ〕）になされ、これに対して、リードモ
ードの間に電源端子３６の電圧は低い電圧（この
場合ほぼV_ccすなわち５〔Ｖ〕）になされている。
かかる構成によつてプログラムモードの間、電源
端子３６に結合された高い電圧によつて、大電流
が電源端子３６から結合トランジスタ３５₁〜３
５₁₂₈の選択された１つのコレクタ―エミツタ電
極を通じて、結合トランジスタ３５₁〜３５₁₂₈の
当該選択された１つのエミツタ電極に結合された
複数の出力トランジスタ３８₁〜３８₁₂₈の１つの
ベース電極に流れる。このようにして結合トラン
ジスタ３５₁〜３５₁₂₈の選択された１つに結合さ
れた出力トランジスタ３８₁〜３８₁₂₈の１つがプ
ログラムモードの間比較的低い強制ベータに操作
され、飽和したとき可溶性リンク２２の選択され
た１つを溶断するに必要な電流と、トータル逆バ
イアスすなわち選択されていない可溶性リンクに
直列に接続されたダイオード２０を通つて流れる
リーク電流とを流し込むようになされている。行
駆動回路３２₁〜３２₁₂₈の説明を補うに、出力ト
ランジスタ３８₁〜３８₁₂₈のベース電極がそれぞ
れ抵抗３９₁〜３９₁₂₈を通じて接地に結合され、
結合トランジスタ３５₁〜３５₁₂₈のコレクタ電極
がそれぞれ図示のように抵抗４０₁〜４０₁₂₈を通
じ、さらに直列に接続されたシヨツトキダイオー
ド４１₁〜４１₁₂₈を通じて出力トランジスタ３８₁
〜３８₁₂₈のコレクタ電極に結合されている。出
力トランジスタ３８₁〜３８₁₂₈のコレクタ電極は
それぞれ図示のように行導体１４₁〜１４₁₂₈に接
続され、出力トランジスタ３８₁〜３８₁₂₈のエミ
ツタ電極が接地に接続されている。

列導体１６_1a〜１６_16aないし１６_1h〜１６_16hは
それぞれ図示のようにＹデコーダ５０ａ〜５０ｈ
に導かれる。かくしてメモリ１２の部分１３ａを
考えるに、列導体１６_1a〜１６_16aはそれぞれトラ
ンジスタ５２_1a〜５２_16aのエミツタ電極を通じて
Ｙデコーダ５０ａに導かれる。さらに一般化して
言えば、部分１３ａ〜１３ｈの列導体はそれぞれ
トランジスタ５２_1a〜５２_16aないし５２_1h〜５２
_16hの組を通つてＹデコーダ５０ａ〜５０ｈに結
合される。Ｙデコーダ５０ａ〜５０ｈは構成にお
いて同一であり、Ｙアドレスインバータ部５４及
び電源＋V_ccによつて供給される制御信号が与え
られる通常のダイオードマトリクスをもつてい
る。Ｙアドレスインバータ部５４（これは上述し
たＸアドレスインバータ部３０と同様に構成され
ている）によつて与えられる制御信号は端子A₇
〜A₁₀に与えられる論理信号の真信号及び反転信
号である。すなわち端子A₇〜A₁₀に与えられてい
る論理信号A₇〜A₁₀はPROMに記憶されている
2048ワードに対応する11ビツトのアドレス信号の
うちの４ビツトを供給する（残る７ビツトは上述
の端子A₀〜A₆に導かれる）。かくしてＹアドレス
インバータ部５４は真信号A′₇〜A′₁₀と、反転信
号′₇〜′₁₀とを発生し、これらの信号はＹデ
コーダ５０ａ〜５０ｈに対する制御信号として用
いられる。従つて端子A₇〜A₁₀に導かれた論理信
号に応答して、ベース電流が＋V_cc電源からＹデ
コーダ５０ａに結合されたトランジスタ５２_1a〜
５２_16aの選択された１つに流れ、これによりこ
のトランジスタ５２_1a〜５２_16aの選択された１つ
のエミツタ電極に接続された列導体１６_1a〜１６
_16aの１つを選択する。さらに一般化して言えば、
Ｙアドレスインバータ部５４によつて発生される
制御信号はメモリアレイ１２の部分１３ａ〜１３
ｈにそれぞれ接続された列導体のうちの１つを選
択する。トランジスタ５２_1a〜５２_16aないし５２
_1h〜５２_16hはそれぞれ図示のように端子５７ａ〜
５７ｈに一緒に接続されたコレクタ電極を有す
る。端子５７ａ〜５７ｈはそれぞれ出力バツフア
５８ａ〜５８ｈに結合されている。かくしてＹア
ドレスインバータ部５４によつて発生された制御
信号に応答して、メモリアレイ１２の各部分13a
〜13hの列導体のうちの選択された１つが出力バ
ツフア５８ａ〜５８ｈの対応する１つに結合され
る。各出力バツフア５８ａ〜５８ｈは対応する出
力端子O₀〜O₇に結合される。後述するように、
プログラムモードの間に出力端子O₀〜O₇に与え
られたプログラムモード電流がメモリアレイ１２
の各部分１３ａ〜１３ｈにある可溶性リンク２２
を通過し、この可溶性リンクがアドレス信号A₀
〜A₁₀によつて選択される。これに対してリード
モードの間に各出力端子O₀〜O₇がPROM１０に
記憶されかつアドレス信号A₀〜A₁₀によつて選択
された2048ワードのうちの１つの８ビツトを表わ
す論理信号を発生する。

PROM１０はPROMプログラムイネイブル部
６０を含む。このイネイブル部６０は図示のよう
に端子に結合されている。特に端子はPNP
トランジスタ６１のベース電極及びツエナーダイ
オード７３のアノードに結合されている。ここで
ツエナーダイオード７３は７〔Ｖ〕のブレークダ
ウン電圧をもつている。ツエナーダイオード７３
のカソードは端子７５に接続されている。トラン
ジスタ６１はマルチプルエミツタトランジスタで
なり、１つのエミツタが抵抗６３を通じて＋V_cc
電源に接続され、かつシヨツトキダイオード６２
を通つてシヨツトキトランジスタ６４のベース電
極に接続されている。トランジスタ６１の他のエ
ミツタは直接トランジスタ６４のベース電極に接
続されている。トランジスタ６４のエミツタはト
ランジスタ６５ａベースに接続されると共に、抵
抗６６を通じて接地に接続されている。トランジ
スタ６５のエミツタは接地に接続され、またコレ
クタは抵抗６８を通じてトランジスタ６４のコレ
クタに接続されると共にさらに抵抗６９を通じて
＋V_cc電源に接続され、かつトランジスタ６７の
ベースに接続されている。トランジスタ６７のエ
ミツタはダイオード１０７を通じて線Ｅに接続さ
れると共に、抵抗７１を通じてそのコレクタに接
続されている。

端子に与えられた信号が比較的高い電位の電
圧（この場合＋33〔Ｖ〕）であるときPROM１０
はプログラムモードにおかれ、また端子に与え
られた信号が比較的低い電位の電圧（この場合ほ
ぼ＋0.3〔Ｖ〕）であるときプログラムされた
PROM１０がリードモードにおかれる。特に端
子に＋33〔Ｖ〕の電圧が与えられたとき、トラ
ンジスタ６１がオフになり、トランジスタ６４，
６５及び６７をオンにし、これにより線Ｅの電圧
を低電位にする。またこの＋33〔Ｖ〕の電圧はツ
エナーダイオード７３をブレークダウンさせて端
子７５に＋25〔Ｖ〕の電位を発生させる。端子７
５はＸデコーダ電源スイツチ７０に与えられる。
このスイツチ７０は図示のように接続された抵抗
７４，７６、ツエナーダイオード７８、トランジ
スタ８０，８２及び抵抗８４でなる電圧分割回路
を含んでなり、端子７５の＋25〔Ｖ〕の電位に応
答して電源端子３６に＋V_ccより高い電圧を発生
する。ここでスイツチ７０は端子７５の＋25〔Ｖ〕
の電位に応答して端子３６に＋10〔Ｖ〕の電圧を
発生する（すなわちプログラムイネイブル信号
（すなわち＋33〔Ｖ〕）が端子に与えられたとき
スイツチ７０は電源端子３６に＋10〔Ｖ〕を発生
する）。逆にリードモード時（すなわち端子の
電圧が低いとき）ツエナーダイオード７３はブレ
ークダウンせず、端子７５は開状態にあるので＋
V_cc電源はシヨツトキダイオード８３を通じて電
源端子３６に結合される。従つてプログラムモー
ドの間Ｘデコーダ部２４の出力トランジスタ３８
_１〜３８₁₂₈は、リードモードの間に端子３６にほ
ぼ５〔Ｖ〕が与えられたときより大きいベース電
流を端子３６の＋10〔Ｖ〕から供給される。端子
３６の電圧を変更する理由及びPROM１０がリ
ードモードにあるかプログラムモードにあるかに
よつて出力トランジスタ３８₁〜３８₁₂₈へ流すべ
きベース電流は、さらに詳細に後述する。ここで
は簡単に述べれば行（すなわちＸ）に高い電圧を
供給することによつてプログラムモードの間の分
割回路３２₁〜３２₁₂₈が出力トランジスタの強制
ベータを低減し、この出力トランジスタ３８₁〜
３８₁₂₈が可溶性リンク２２の選択された１つを
溶断するに必要な電流を流すだけでなく、選択さ
れていない可溶性リンクに接続されたダイオード
２０から出力トランジスタへ通過するリーク電流
を集めて流す。

各出力バツフア５８ａ〜５８ｈは構成上同一で
あり、バツフアメモリ５８ａを詳細に示すように
トランジスタ９６，９８，９９，１００及び１０
２を含んでいる。トランジスタ９６のベース電極
はシヨツトキダイオード９０及びダイオード９２
を通じて線Ｅに結合されると共に、抵抗１０４及
びシヨツトキダイオード１０６を通じて端子５７
ａに結合されている。抵抗１０４及びシヨツトキ
ダイオード１０６の結合１０５は抵抗１０８を通
じて＋V_cc電源へ結合されると共にシヨツトキダ
イオード１１０を通じてトランジスタ９６のコレ
クタへ結合される。トランジスタ９６のコレクタ
は抵抗１１２を通じて＋V_cc電源に結合されると
共に抵抗１１４及びシヨツトキダイオード１１６
を通じてトランジスタ９８のベースへ接続され
る。トランジスタ９８のベースは抵抗１１８を通
じてエミツタに接続され、またそのエミツタが抵
抗１２０を通じて接地と、抵抗１３４を通じてト
ランジスタ９９のコレクタと、抵抗１２２を通じ
てトランジスタ９９のベースと、トランジスタ１
０７のベースとに接続されている。トランジスタ
９８のコレクタはシヨツトキダイオード９４を通
じて線Ｅと、抵抗１２４を通じて＋V_cc電源と、
トランジスタ１０２のベースとに接続されてい
る。トランジスタ１０２のコレクタは抵抗１２６
を通じて＋V_cc電源に接続され、エミツタが端子
O₀に接続されると共にシヨツトキダイオード１
３２を通じてトランジスタ１２８，１３０のコレ
クタへ接続されている。端子O₀はトランジスタ
１０７のコレクタへ接続されている。トランジス
タ１０７のエミツタは接地され、ベースはトラン
ジスタ９８のエミツタへ接続されている。トラン
ジスタ９９のエミツタは接地に接続されている。
PROMプログラムイネイブル部６０の端子７５
は抵抗１３６を通じてトランジスタ１３０のベー
ス電極に結合されている。トランジスタ１３０の
ベース電極はトランジスタ１３８のベースに接続
されている。トランジスタ１３８のエミツタはト
ランジスタ１３０のエミツタ及びトランジスタ１
２８のベースに接続されている。トランジスタ１
３８のコレクタは接地されている。トランジスタ
１２８，１３０はダーリントン接続され、トラン
ジスタ１２８のエミツタが端子５７ａへ接続され
ている。

次にPROM１０の動作を述べるに、プログラ
ムモードの間線Ｅは上述の理由で低い電位にあ
る。線Ｅの低い電圧に応答してダイオード９０，
９２及び９４が順方向バイアスされてトランジス
タ９６，９８，９９，１００及び１０２をオフ
（すなわち非導通状態）にする。さらにダイオー
ド１０６が逆方向バイアスされる。かくしてメモ
リアレイ１２の部分１３ａにあるメモリ素子１８
をプログラムしようとする場合、電源（図示せ
ず）が出力端子O₀に接続され、この電源から電
流がダーリントン接続されたトランジスタ１３
０，１２８（このトランジスタは端子７５の高い
＋25〔Ｖ〕によつてオンにバイアスされている）
を通じて線A₇〜A₁₀の信号によつて選択されたト
ランジスタ５２_1a〜５２_16aの１つのコレクタ電極
及びエミツタ電極へ流れ、さらにトランジスタ５
２_1a〜５２_16aの当該選択された１つへ接続された
列導体１６_1a〜１６_16aの１つを通り、さらに列導
体１６_1a〜１６_16aの当該選択された１つと端子
A₀〜A₆の信号によつて選択された行導体の１つ
との間に接続された可溶性リンク２２を通つて流
れる。かくして選択された行導体１４₁〜１４₁₂₈
の１つに接続された可溶性リンク２２の選択され
た１つを通つて流れた電流はさらにこの行導体１
４₁〜１４₁₂₈の当該選択された１つに接続された
出力トランジスタ３８₁〜３８₁₂₈の１つのコレク
タ―エミツタ電極を通じて接地へ流れる。例えば
線A₀〜A₆に「0000000」という内容の信号が与え
られている場合を考えると、トランジスタ３３₁
の７つのエミツタ電極にそれぞれ高レベルの信号
が発生して電流を抵抗３４₁及びトランジスタ３
３₁のコレクタを通じて流してトランジスタ３５₁
及び３８₁をターンオンし、これに対してトラン
ジスタ３３₂〜３３₁₂₈が少くとも１つは低レベル
の電圧のエミツタを持つているのでトランジスタ
３８₂〜３８₁₂₈はオフ（すなわち非導通）となつ
ている。続いて線１４₁の電圧が低い電圧「Ｌ」
になり、線１４₂〜１４₁₂₈の電圧が高い電圧
「Ｈ」（すなわち約10〔Ｖ〕）になる。また線A₇〜
A₁₀の信号がＹデコーダ５０ａをイネイブルにし
てトランジスタ５２_1aをターンオンし、かくして
メモリ素子１８ａ（すなわち行導体１４₁及び列導
体１６_1a間を接続しているメモリ素子）を選択す
ると考える。このとき電流は端子O₀に接続され
た電源（図示せず）からリンク２２を溶断するに
十分なレベルのメモリ素子１８ａの可溶性リンク
２２を通つて流れる。この電流の通路は実線矢印
１５０によつて図示されている。トランジスタ３
８₁はこの電流（例えば25〔mA〕程度）を流すだ
けでなく、点線矢印１５２によつて示すように選
択されていないメモリ素子１８の逆バイアスダイ
オード２０を通る電流をも流すことに注目すべき
である。各ダイオードは約1.5〔mA〕の逆方向電
流を流すだけであるのに対して、この実施例では
このダイオードが15000個もあるのでトランジス
タ３８₁を通過するトータルリーク電流は24
〔mA〕にもなつてしまう。ここで、このトラン
ジスタ３８₁はＸデコーダ電源スイツチ７０によ
つて端子３６に発生される比較的高い電圧（この
場合＋10〔Ｖ〕）の電源から比較的大きいベース電
流が供給されるために比較的低い強制ベータをも
つているので、このトランジスタ３８₁は上述の
大電流を流すことができることに注目すべきであ
る。

メモリアレイ１２の部分１３ａがプログラムさ
れた後に、部分１３ｂ〜１３ｈは上述の場合に端
子O₀に結合した電源（図示せず）を順次端子O₀
〜O₇へ接続することによつて同じようにして順
次プログラムされることになる。

リードモード時には、低い電圧（この場合＋
0.3〔Ｖ〕）が端子に与えられる。この低い電圧
信号に応答してＸデコーダ電源スイツチ７０が＋
V_cc電源を端子３６に結合し、この＋V_cc電源が行
（すなわちＸ）駆動回路３２₁〜３２₁₂₈に対する
電源を供給する。ワードアドレス信号が端子A₀
〜A₁₁に与えられ、これによりプログラムモード
について述べたように行導体１４₁〜１４₁₂₈の１
つ及び各部分１３ａ〜１３ｈの列導体の１つをそ
れぞれ選択する。端子の低い電圧に応答してト
ランジスタ６１がターンオンしかつトランジスタ
６４及び６５がターンオフして線Ｅの高い電圧
（すなわちV_cc）を逆バイアスダイオード９０，９
２及び９４に与える。かくして例えばメモリ素子
１８ａの可溶性リンク２２が溶断しなかつたとき
にその後のリードモードの際にこのメモリ素子１
８ａが選択されているとすれば、ターンオンされ
たトランジスタ３８₁から生じた線１４₁の低い電
圧は列導体１６_1aと、端子５７ａに対するトラン
ジスタ５２_1aのコレクタと、順バイアスダイオー
ド１０６を通じてトランジスタ９６のベースとに
結合されることになる。トランジスタ９６のベー
スのこの低い電圧はトランジスタ１００をオフ状
態におき、これにより端子O₀の電圧はV_cc（すな
わち高電圧）となり、溶断されなかつたメモリ素
子１８ａは論理「１」信号を記憶することを表わ
している。なおリードモードの際に端子７５の電
圧は開状態にあり、この状態ではトランジスタ１
２８，１３０は非動作状態となされる。他方例え
ばメモリ素子１８ａの可溶性リンク２２が溶断さ
れていれば（すなわち開路状態にある）、その後
のリードモードの際にV_cc電源から抵抗１０８、
ダイオード１１６、抵抗１１４、抵抗１１８及び
抵抗１２０を通じてトランジスタ９６のベースの
電圧は高くなつてトランジスタ９６及びトランジ
スタ９８，９９及び１００を導通状態に変化さ
せ、これにより端子O₀の電圧が「Ｌ」になつて
溶断されたメモリ素子１８ａが論理「０」信号を
記憶することを表わしている。出力バツフア５８
ｂ〜５８ｈは同時に同じようにして動作し、これ
によりPROMをイネイブル状態にして線A₀〜A₁₁
の信号によつてアドレスされた位置に記憶された
ワードの８ビツトの内容を読出す。

以上に本発明の望ましい実施例を述べたが、そ
の技術思想を組込んだ他の実施例を用いることも
できる。従つて本発明は上述の実施例に限定され
るのではなく、特許請求の範囲の精神又は特徴に
よつてのみ特定されるものである。

【図面の簡単な説明】

図は本発明に依るプログラマブルリードオンリ
メモリ回路の実施例を示す接続図である。 １０……PROM回路、１２……メモリアレイ、
１３ａ〜１３ｈ……部分、１４₁〜１４₁₂₈……行
導体、１６_1a〜１６_16a，１６_1h〜１６_16h……列導
体、１８……メモリ素子、２０……ダイオード、
２２……可溶性リンク、２４……Ｘデコーダ部、
３０……Ｘアドレスインバータ部、３２₁〜３２
₁₂₈……行駆動回路、３３₁〜３３₁₂₈……入力トラ
ンジスタ、３５₁〜３５₁₂₈……結合用トランジス
タ、３８₁〜３８₁₂₈……出力トランジスタ、５０
ａ〜５０ｈ……Ｙデコーダ、５４……Ｙアドレス
インバータ部、５８ａ〜５８ｈ……出力バツフ
ア、６０……PROMプログラムイネイブル部。

Claims (1)

1. 【特許請求の範囲】 １ (a) 複数のアドレス可能なプログラマブル・
   メモリ素子を有するメモリ・アレイと、 (b) 前記プログラマブル・メモリ素子の異なるも
   のに結合される複数の出力トランジスタを有す
   るとともに、選択された出力トランジスタを飽
   和させ前記メモリアレイの一部をアドレスする
   手段を含み、メモリ・アレイのプログラマブ
   ル・メモリ素子をアドレスするアドレス回路
   と、 (c) プログラム・イネイブル信号及びリード・モ
   ード信号に応答して、プログラム・モードのと
   き第１レベルのベース電流を前記選択され飽和
   された出力トランジスタに供給し、リード・モ
   ードのとき第１レベルと異なる第２レベルのベ
   ース電流を前記選択され飽和された出力トラン
   ジスタに供給するプログラム・イネイブル回路
   を含む手段と、 から構成されるプログラマブル・リードオンリメ
   モリ回路。 ２ 前記アドレス可能なプログラマブル・メモリ
   素子はそれぞれダイオード及び直列に接続された
   可溶性リンクを含む特許請求の範囲第１項記載の
   回路。 ３ 前記出力トランジスタはそれぞれ対応する可
   溶性リンクの行に直列に結合されるエミツタ及び
   コレクタ電極を有する特許請求の範囲第２項記載
   の回路。 ４ (a) 行及び列のマトリクスに配列され各々が
   可溶性リンク及び直列に接続されたダイオード
   を含む複数のアドレス可能なプログラマブル・
   メモリ素子からなるメモリ・アレイと、 (b) 各々がプログラマブル・メモリ素子の異なる
   行に結合されるコレクタ電極を有する複数の出
   力トランジスタを有するとともに、選択された
   出力トランジスタを飽和させ前記メモリ・アレ
   イの一部をアドレスする手段を含み、メモリ素
   子をアドレスするアドレス回路と、 (c) プログラム・イネイブル信号及びリード・モ
   ード信号に応答して、プログラム・モードのと
   き第１レベルのベース電流を前記選択され飽和
   された出力トランジスタに供給し、リード・モ
   ードのとき第２のより低いレベルのベース電流
   を前記選択され飽和された出力トランジスタに
   供給するプログラム・イネイブル回路を含む手
   段と、 から構成されるプログラマブル・リードオンリメ
   モリ回路。