JPS59152594A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS59152594A
JPS59152594A JP58026196A JP2619683A JPS59152594A JP S59152594 A JPS59152594 A JP S59152594A JP 58026196 A JP58026196 A JP 58026196A JP 2619683 A JP2619683 A JP 2619683A JP S59152594 A JPS59152594 A JP S59152594A
Authority
JP
Japan
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circuit
write
signal
transistor
memory device
Prior art date
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Pending
Application number
JP58026196A
Other languages
English (en)
Inventor
Nobuhiko Ono
大野 信彦
Katsumi Ogiue
荻上 勝己
Katsuya Mizue
水江 克弥
Noriyoshi Okuda
奥田 範佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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Priority to FR8401837A priority patent/FR2541494A1/fr
Priority to GB08403713A priority patent/GB2135550B/en
Priority to US06/579,960 priority patent/US4656606A/en
Priority to KR1019840000768A priority patent/KR840008074A/ko
Priority to IT19695/84A priority patent/IT1173302B/it
Priority to DE3406041A priority patent/DE3406041A1/de
Publication of JPS59152594A publication Critical patent/JPS59152594A/ja
Priority to SG876/87A priority patent/SG87687G/en
Priority to HK20/88A priority patent/HK2088A/xx
Pending legal-status Critical Current

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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18Auxiliary circuits, e.g. for writing into memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards

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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
バイポーラ型lランジスタで構成されたPI?OM (
プログラマブル・リード・オンリー・メモリ)に有効な
技術に関するものである。
〔背景技術〕
従来より、バイポーラ型FROMにおいて、その読め出
し動作の高速化を図るために、読み出しのための行1列
選択回路をECr、、、(エミッタ・カップルド・ロジ
ック)回路で構成し、書込みのための行9列選択回路を
1”T L、 (1〜ランジスタ・トランジスタ・ロジ
ック)回路で構成したものが特開昭51.−48944
号公報によって公知である。
このバイポーラ型PROMにおいては、上記2組の列1
行選択回路が必要であるので、それだけ回路構成素子が
多くなり、半導体集積回路装置のチノプジ”イスを大型
化させてしまうとともに消費電流も大きくなるという欠
点がある。
特に、バイポーラ型FROMの大メモリ容量化を図る場
合においては、メモリアレイの行5列数が多くなるので
、上記のように2組もの行2列選択回路を必要としたの
では、その実現を困ゲWにしてしまう。
〔発明の目的〕
この発明の目的は、回路の簡素化を図りつつ、読み出し
動作の高速化を図った半導体記憶装置を提供することに
ある。
この発明の他の目的は、外部端子数を増加させるこきな
く、その回路の簡素化及び高速化を達成した半導体記憶
装置を提供することにある。
この発明のさらに他の目的は、読み出し高速化を図りつ
つ、低消費電力化を図った半導体記憶装置を提供するこ
とにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
C発明の概要〕 本願番こおいt開示される発りLのうち代表的なものの
概要を筒中に説明すれば、下記の通りである。
ずなわら、書込め電流をデータ端子とは、別の外部端子
から供給するようにすることによって、ECLl路で構
成されたデータ出力回路の耐圧をσ「保し、読み出し系
のE CL回路化を達成するものである。
以[ζ、本発明を実施例とともに詳細に説明する。
〔実施例〕
第1図には、この発明をバイポーラ型PROMに適用し
た場合の一実施例の回路図が示されている。
同し1のバイポーラ型F ROMは、公知の半導体集積
1i旧18の製造技術によって1個のシリコンのような
゛ト導体基板上において形成される。端子A (1ない
し7Δ7. Wl)/C3,])及びVCC,c N 
Dは、その外1ll(f:’l!子とされる。この実h
16例では、その理解を容易にするため、メモリアレイ
M A RYの構成を簡素化して示している。
ずなわら、メモリアレイMARYは、行線(ワード線)
がWOないしWlとされ、・列線(ビット又はデジット
線)がBOないしB7とされる。これらの行線と列線と
の交叉点に記憶素子化して、特に制限されないが、ベー
ス開放状態のトランジスタが設りられる。上記行線には
そのエミ“・7タが接続され、上記列線にはそのコレク
タが接続される。同図のメモリアレイMARYにおいて
、ダイオードとして示した個所の記憶素子は、その書込
みによって、上記トランジスタのエミッタ、ペース接合
が短絡されたものを示している。
この実施例では、上記メモリアレイMARYの行選択回
路が、その動作高速化のために、EcL(又はCMI、
:カレント・モード・し7ジンク)形式の回路で構成さ
れる。
図示しない適当な回路装置から供給されるアドレス信号
は、アドレス入力端子AOないしA3を −介してアド
レスバッファXAB 1ないしXAB3に入力される。
このうち、その代表としてアドレスバッファXAB O
の具体的回路が示されている。
このアドレスバッファXAB Oは、差動形態のトラン
ジスタQ1.Q2と、その共通エミッタに設りられた定
電流源Iと、−1−記トランジスタQl。
Q2のコレクタにそれぞれ設げられた負荷抵抗R1、R
2と、上記トランジスタに1.1,0.2のコレクタ出
力を受けるエミソタフ)「l ’ノ出力[、ランジスタ
Q:j、Q4とにより構成されたECI−、回路が用い
られる。これにより、“1ドレスバツフアXΔBOは、
端ゴ′−Δ0から供給されるアドレス信”AOに従−2
た相補7ドL・スfR号aQ、;+Q:i形成する。
他のアトL/スバソファXへB1ないしX八[33も−
に記聞様な回路構成とされ、端子AIないし7A3から
供給されるアドレス信号に従った相補アドレス信14a
 1 、  r’J 1ないしa3.a3をそれぞれ形
成する。これらの相補アドレス信号は、次の行線選択回
路WSOないしWS7に伝えられる。
これ15の行線jが沢回路WSOないしWS7のうら、
その代表として行線選択量hzwsoの具体的回路が示
されζいる。この行線選択回路WSOは、ア1ルスー7
’ =r−ダを構成し、ベース、コレクタが共i11接
続されたダイオード形態のマルチエミッタ構造のトラン
ジスタQ5と、そのコレクタに設けられた負荷抵抗R3
と、上記トランジスタQ5のコレクタ出力を受け、行線
WOを駆動するダーリントン形態のトランジスタQ6.
Q7と、そのエミッタに設けられた抵抗R5とにより構
成される。
なお、上記トランジスタQ7のコレクタには、ダイオー
ドD2が設けられ、ベース、エミッタ間には、バイアス
抵抗R4とシgl・キーダイオードD1とが直列形態に
接続されている。これらのダイオ−MDI、D2は、書
込み時におけるl〜ランジスタQ7の耐圧破壊を防止す
るために設けられる。
そして、」二記l・ランジスタQ5のエミッタには、相
補アドレス信号ao、al、丁2及び丁3がそれぞれ印
加される。
他の行線WlないしW7についても、上記同様な行線選
択回路WSIないしWS7が設けられている。そして、
上記相補アドレス信号aO,aOないしa3.a3は、
各列線に対応する所定の組合せに従ってそれぞれ印加さ
れる。
−に記図示しない適当な回路装)〃から供給されるア)
ルス信冒は、アドレス入力端子A4ないしA7を介して
アドレスバッファYABに入力される1゜このアドレス
バッファYへBは、−上記同様なEC+−、jfi印δ
で構成され、相ネdiアトL・ス信呼a4.  丁4な
いしa7.a7を形成し°ζ、次に説明する列線選択回
路B S’ (+ないしBS7に伝える。
これらの列線選択回路+3 S Oないし13 S 7
のうら、その代表として列線選択回路BSOの具体的回
路が示されている。この列線選択回路BSOは、アドレ
スデコーダを構成し、ヘース、二ルクタが共通接続され
たダイオード形態のマルチエミッタ構造のトランジスタ
Q8と、そのコレクタに設けられた負荷抵抗R6,!:
、上記トランジスタQ8のコレクタ出力を受けるエミソ
タフメロヮ出力トランジスタQ9と、このトランジスタ
Q9からの出力を抵抗R7をifn して受け、列線B
Oに設4JられたスイッチトランジスタQIOとにより
構成される。そして、」二記トランジスタQ8のエミッ
タには、相補アドレス信号a4.〒5,16及び17が
それぞれ印加される。
他の列線B1ないしB7についても、上記同様な列線選
択回路BSIないしBS7が設けられている。そして、
L記相補アドレス信号a4.a4ないし873丁7は、
各列線に対応する所定の組合せに従ワてそれぞれ印加さ
れる。なお、代表とし一ζ示されている列線Bl、B7
については、」:記聞様なスイッチトランジスタQll
、Q12とそのベース抵抗R8,R9とが示されている
。これらのスイッチ1〜ランジスタQIOないしQ12
のエミッタは、共通化されて読み出し電流1rを流す定
電流源rrと、書・込み電流1 wを流ず電流源1wと
が並列形態に設りられている。
上記電流源Jwは、特に制限されないが、アンドゲート
回路Gの出力がハイレベルのとき動作状態となるトラン
ジスタによって構成される。
また、端子WP/C3がら一供給されたチップ選択信号
d塔は一バッファ回路TBを通して入力され、レベル変
換回路LVを介して、上記列デコーダ回路を構成するト
ランジスタQ5等のエミノタに供給される。これにより
、端子WP/(、Sから供給されたチップ選択信号C8
がハイレベルならば、ず゛べCの行線を非選択状態とし
、ロウレベルならばアドレス信号に従った行線の選択を
させる。
−V記バッファ回路IBは、特に制限されないが。
TTLM路により構成される。そして、レベル変換回路
LVを通してECLレベルに変換されるものである。
上記各行線WOないしW7には、書込み回路WAOない
しWA7がそれぞれ設けられる。
これらの宵込み回路WA(lないしWA7のうち、書込
シ回路WAQの具体的回路が示されている。
この吉込め回路WAOは、端イWP/C3から供給され
る書込み電流信号WPを列線WOに伝えるサイリスク形
態とされ〕、−pnpトランジスタQ】3、npnl−
ランリスクQ、14及びQ15とにより構成される。特
に制限されないが、上記npnトランジスタQl/I、
Q15ば、その電流増幅率を大きく:するためダーリン
トン形態にされている。
1−ランリスクQ15のベース、エミッタ間には、バイ
アス抵抗R11が設けられている。上記サイリスク形態
のトランジスタG113のベースには、所定のバイアス
電圧Vb2が印加されている。また、上記トランジスタ
Q14のベースには、その選択動作を行うダイオードD
IOないしD 1.5で構成されたダイオード論理(マ
トリックス)によるアドレスデコーダが設けられる。す
なわち、特に制限されないが、上記端子AOないしA3
からのアドレス信号は、1”TL回路で構成されたアド
レスバッファXABO’ ないしXAB3’ によって
相補アドレス信号aO°丁O°〜a3°丁3′に加工さ
れ、上記ダイオード論理に入力されることによって、そ
の選択信号を形成する。
他の書込み回路WAIないしWA7も上記同様な回路に
より構成されている。
また、上記各行線BOないしB7には、差動形態に構成
された読み出し用のダイオードDフないしD9が設けら
れ、上記各行線BOないしB7は、これらのダイオード
DフないしD9を介してセンスアンプSAを構成するト
ランジスタQ16のエミッタに接続される。このトラン
ジスタQ16のベースには、読み出し基で?電圧Vsが
印加されζおり、その」レクタには、負荷抵抗RIOが
設けられている。そして、1〜ランジスタQ16のコレ
クタ出力は、エミノクフλ・1:Iワ出力1−ランリス
クQ ] 7ヲ;11!1. L/ 7 i’= CL
 Ili’l路で構成されたデーり′出! カバ、ソア]) 013に伝えられる。このデータ出カ
バソファ])013の出力端子は、上記外部端子りに接
続される。上記データ出カバソファD (J Bは、上
記内部チップ選択信l;JC5がハ・(L−ベルの読み
出しり・11作以外は、不動作とされてその出力をハイ
インピーダンス状態にする。
また、上記端子WP/Cヌーからの高電圧での封込6リ
バルスW Pは1.特に制限されないが、シュミンソ[
リガ回路STに入力され、高電圧を受けたとき、ハイレ
ベルとされる書込み信号■・(!を形成する。この宵込
みfA号weは、・+、?に制限されないが、上記しベ
ル変化回路T、Vに入力され、そのハイレベルによって
上記内部チップ選択信号C5を強制的にロウレベルとし
て行選択回路WSOないしWS7を全て非選択状態とす
る。このように書込み動作時にチップ選択信号csをロ
ウレベルにするのは、行選択回路WSを構成する駆動ト
ランジスタQ7をオフ状態として、書込み時の行線の高
電圧に対する耐圧を高くするためである。また、上記書
込み信号weは、上記書込み回路WAOないしWA7の
選択信号を形成するアドレスデコーダの選択信号及び上
記ゲート回路Gの制御信号として用いられる。そして、
ゲート回路Gには、外部端子りからの信号を上記制御信
号weに従って上記書込み用の電流源1wに伝える。
以上説明したバイポーラ型FROMは、1ビット分の回
路を示すものであり、x4.xBビット構成等のバイポ
ーラ型FROMにあっては、上記メモリアレイMARY
が4.8個等用意される。
そして、そのマント構成に従ってその選択回路が共通に
用いられる。このようなマント構成及びその選択回路を
共通化する手法は、公知であるので、その詳細な説明を
省略するものである。
第2図には、上記シュミットトリガ回路STの具体的−
実施例の回路し1が飛されている。
端子WP/C3の信号は、特に制限されないが、ダイオ
ードD16.D17でレベルシフトされるとともに、分
圧抵抗R12,R13によって所定のレベルまでレベル
変換される。このLノベル変換された借りは、ベース抵
抗R14を介してトランジスタQ’18のベースに印加
される。このトランジスタQ18のコレクタ出力は、ト
ランジスタQI9のベースに伝えられる。これらのトラ
ンジスタQ18.Q19のエミツタには、共通にエミツ
タ抵抗R15が設けられる。そして、上記トランジスタ
Q113.Q19のコレクタには、それぞれ抵抗R16
,R17が設けられ、トランジスタQ19のコレクタか
ら上記書込み信号weが形成される。
この回路は、上記端子WP/C3に書込みパルスが印加
された時、トランジスタQIBがオン状態となり、トラ
ンジスタQ19をオフ状態とするので、その出力信号w
eをハイレベルとする。また、チップ選択信号C8が印
加された時、そのハイレベルでもトランジスタQ’18
がオフ状態となるので、トランジスタQ19がオン状態
となりその出力−信号weをロウレベルにする。
また、特に制限されないが、上記書込み用電流源iwは
、トランジスタQ20によって構成されるものである。
この実施例のバイポーラ型FROMの書込み動作を次に
説明する。
書込み動作においては、端子WP/C3には、例えば約
数10V程度の高電圧のもとに90mA程度の比較的大
きな書込み電流が供給される。
したがって、シュミットトリガ回路STがそれを検出し
て、書込み信号weをハイレベルにする。
ここでシュミットトリガ回路STを使用している理由を
説明する。通常、接合破壊形PR6Mの場合、書込み時
には定電流パルスを端子WP/C3に印加することによ
って行われる。ここに示した実施例では90mAの定電
流パルスを印加する。
このとき書込み端子WP/C3の電位は数10V程度の
電圧となる。選択したメモリセルに書込みが行われると
メモリセル邪の電圧隆下が小さくなり、端子WP/C3
の電圧は12V程度まで下がる。また1、h記書込みパ
ルスを印加した直後にそのセルが書込まれたどうかを検
査するた゛めに端子WP/C3から検査電流を1(]m
A程度流し込む。
この時、再込みが行われていなければ端子電圧は9V程
度であり、書込まれていれば6〜7■程度まで下がる。
この電圧差を検出して書込みができたかどうか判定する
この一連の書込め及び検査中、・前述した電流源1wは
オン状態となっている必要がある。従って周込み直後の
検査時に、m111子WP/C3の電圧が6■程度の低
い電圧でも店込み信号weをハイレベルに保つ必要があ
る。しかし、非選択状態のときに書込端子WP/C3に
6V〜7Vの電圧が印加されてしまう場合がある。例え
ば、選別検査のとき人力ビンリークテストあるいは読み
出し時のメーバーシク、−ト等が考えられる。このとき
に誤って宵込み信号WOがハイレベルにならないように
する必要がある。即ち、端子WP/C3に10vB上の
電圧が印加されたとき初めて書込み信号weがハイレベ
ルになり、その後検査のために端子WP/C3の電圧が
6v位まで下がっても書込み信号weをハイレベルにす
るというヒステリシス特性を書込みパルスWPの検査回
路に持たせる必要がある。このため、上記検査回路には
、゛シュミツ)l−リガ回路が用いられる。
上記書込み信号weがハイレベルになると、内部チップ
選択信号csが強制的にロウレベルとなって、データ出
カバソファDOBの出力をハイインピーダンス状態とす
るとともに、全行選択回路WSOないしWS7を非選択
状態とする。いま、端子A Of、cいしA7からのア
ドレス信号がすべてロウレベルなら、アドレスバッファ
XABO”ないしXAB3°によって形成さたアドレス
信号aO゛ 〜a3°がハイレベル上なる。したがって
、ダイオードD10〜D15がずべてオフ状態となるの
で、サイリスク形態のトランジスタQ13〜Q15がオ
ン状態となって、その書込み電流を行線WOに供給する
一方、端子A4ないしΔ7からのアドレス信号によって
、列線選択回路のアドレスデコーダを構成するi・ラン
ジスタQ8のすべてのエミッタがハイレベルになるため
、このトランジスタQ8のみがオフとなる。このトラン
ジスタQ8のオフにより、トランジスタQ9がオンして
、列線選択スイッチトランジスタQl(+をオンにする
この状態において、行線WOと列線BOとの交叉点に設
けられた書込み前のトランジスタのへ一ス、エミッタ接
合を破壊(短絡)して他の行9列間に示したようなダイ
オード構成にする場合には、端子りをハイレベルとして
上記90mA程度の電流を流ず電流源rwを構成する上
記トランジスタQ20をオン状態とする。これによって
、行線WOは列線BOとの交叉点に設けられたトランジ
スタのベース、エミッタ接合を破壊する。
一方、上記のような擦込みを行わない時には、端子りの
信号をロウレベルとする。これによって、電流源1wを
構成するトランジスタQ20をオフ状態とするので、選
択された列線BOには2mA程度の読み出し用定電流I
rL、か流さないので、上記トランジスタの接合破壊は
行われない。
上記のように、端子りの信号レベルに従ってメモリセル
を構成するトランジスタの接合破壊を選択的に行うとい
う書込み動作が行われるう次に、この実施例のバイポー
ラ型PROMの読み出し動作を説明する。
読み出し動作においては、上記端子WP/C3には、チ
ップ選択信号C8が供給されるので、そのハイレベル/
ロウレベルでは、シュミットトリガ回路STが応答せず
、その書込み信号weをロウレベルにする。この信号w
eのロウレベルにより、ゲート回路Gが閉じたままとな
るので、電流源1wは非動作状態となる。また、全書込
み回路WAOないしWA7は、非選択状態とされる。そ
して、レベル変換回路LVは、上記チップ選択信号CS
に従った内部チップ選択信号csを形成するものとなる
上記同様に行2列線の選択を行った場合、内部チップ選
択信号CSがハイレベルになるので、アドレスバッファ
X A I) 130ないしXへ〇B3で加工形成した
相補アドレス信号a(1”a3に従って行選択回路のう
ちWSOが動作して行線WOを選択し、上記同様に列線
BOが選択され、図示の書込みが行われなかった1−ラ
ンジスタが選JRされるものとなる。したがって、行線
woと列線BOとがハイインピーダンスの下だ結合され
、列線B (+の読み出し定電流1rがダイ井−ドl)
 7をj11シてセンスアンプSAを構成するトランジ
スタQ16からの流れるので、その読み出し出力がロウ
レベルにされる。
また、行線WOに代えWlを選択した場合には、書込み
により行線W1と列線B、0とがダイオードによるロウ
インピーダンスの下に結合され、列線BOの読み出し定
電流1rが上記ダイオード形態の記憶素子を通して行線
W1から流れるので、その読み出し出力がハイレベルに
される。すなわち、センスアンプSAを構成するトラン
ジスタQ16のベース電圧Vsは、上記駆動トランジス
タQ7のベースより、低い所定の電圧に設定されている
ので、ダイオードD7はオフするものである。言い換え
れば、記憶素子と、読み出しダイオードD7とが差動動
作するように、センスアンプSAの読み出し基準電圧■
sが設定される。なお、非選択列線BTないしB7のス
イッチトランジスタQ11、Q12がオフ状態となって
いるので、非選択列線B1ないしB7に読み出し゛定電
流1rが流れることはない。
上記センスアンプSAの読み出し出力は、データ出カバ
ソファDOBを通して端子りから外部に送出される。
C効 果〕 (1)書込み信号は、従来のバイポーラ型FROMのよ
うにデータ信号端子りに高電圧の書込み信号WPを供給
することなく、別の端子wP/σ汚に供給するものであ
るので、データ端子Inこは、通常の論理レベルの書込
み信号を供給できるため、低耐圧のデータ出カバソファ
DO’BもECL回路を更いることができる。したがっ
て、その高速読み出し動作を達成することができる。
(2)列選択回路は、書込め/読み出し動作に共用でき
、書込み回路WAを選択する回路は、簡単なダイオード
マトリックスで構成できるので、その選択回路の簡素化
を達成することによってチップサイズの小型化を図るこ
とができる。
(3)上記(2)により、その赤子数が大幅に削減でき
るという作用によってその消費電流を大幅に削減するこ
とができる。
(4)−l二記実施例では、書込み回路WAを選択する
アドレスデコーダをダイオードマトリックスで構成し、
そのアドレス信号をT TL回路で構成しているので、
書込み回路WΔにおりる比較的高電圧に対しても十分な
耐圧を得ることができる。
(5)端子WP/fヌを共通化しているので、端子数を
増加させる必要がなく、同じ記憶容量のもとでは従来の
バイポーラ型PROMと同じバ・7ケージを用いること
ができ、従来のバイポーラ型FROMとコンパチブルと
することができる。
(6)読み出し電流を定電流源によって形成しているの
で、素子のバラツキ、電源電圧の変動等の影響を受けな
い安定した読み出し動作を達成することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ選択信
号σ茗と書込み信号WPとは、それぞれ設けられた端子
から供給するものであってもよい。また、書込み回路W
Aを選択するための相補アドレス信号は、ECL回路で
構成されたアトし・スパソファXADBからの信号を共
通に用いるものであってもよい。
また、内部制御信号cs、we等を形成する回路は、種
々の実施形態を採ることができ、これらの制御信司C5
,Weを用いた制御動作は、実質的に上記実施例と同様
な動作を実現するものであれば何であってもよい。
〔利用分野〕
以上の説明では、主として本発明者によってなされた発
明をその背景となったバイポーラ型PROMに適用した
場合について説明したが、それに限定されるものではな
く、例えば、E CL回路の耐圧を越える比較的高ff
i川を用いて宵込めを行うことを条(/lとして、ヒユ
ーズ手段を記憶素子とするようなそのインビークンスを
ある状態から他の状態に半永久的に変化させ得る記憶素
子を用いた半導体記憶装置に広く利用することができる
ものである。
【図面の簡単な説明】
第1図は、この発明の一実施例を示す回路図。 第2し1は、この発明の他の−・実施例を示すlp回路
図である。 X A II OないしXAB3、X A B (1’
 ないしXAl33° ・・Xアルスバソファ、YへB
・・Yア1.L−スバ、ファ、WSOないI、WSl・
・行線選択回路、BSOないし13S7・・列線選択回
路。 WA(]ないしWA7・・書込み回路、[)OB・・デ
ータ出力ハノファ、I+’3・・バッファ回路、 M△
17Y・・メモリアレイ、 ’ L V・・レベル変換
回路、ST・ シフーミツトトリガ回1洛、G・ ・ゲ
ート回路 第  2  図 −612−

Claims (1)

  1. 【特許請求の範囲】 ■、電気的手段によりそのインピーダンスをある状態か
    ら他の状態に半永久的に変化させ得る記憶素子が行線及
    び列線の交叉点毎に1個ずつ接続されてマトリックス状
    を成したメモリアレイと、ECL(又はCM L >形
    式で構成された行及び列選択回路と、上記列選択回路で
    形成された選択信号を受LJ、そのコレクタが列線に接
    続された列線選択スインヂトランジスタと、このトラン
    ジスタの共通化されたエミッタに設げられた読み出し定
    電流源及びデータ端子からの書込み信号に従って動作状
    態とされる書込み電流源と、上記データ端子とは別に設
    けられた外部端子からの書込jj電流を受りて、行アド
    レス信号に従って選択された行線に書、込め電流を供給
    する書込み回路とを含むことを特徴とする半導体記憶装
    置。 2、−上記書込み回路を選択するアドレス信号は、T 
    ’T″I7回路で構成されたアドレスバッファ回路で形
    成されるものであることを特徴とする特許請求の範囲第
    1項記載の半導体記憶装置。 3、上記書込み回路は、ダイオードマトリックスにより
    構成されたアドレスデコーダで形成された選択信号によ
    り制御されるサイリスク形態の書込み電流トランジスタ
    を含むことを特徴とする特許請求の範囲の範囲第1又は
    第2項項記載の半導体記憶装置。 4、上記記憶素子は、ベースが開放状態にされたバイポ
    ーラ型トランジスタであり、そのエミッタが行線に接続
    され、そのコレクタが列線に接続されるものであること
    を特徴とする特許請求の範囲第1、第2又は第3項記載
    の半導体記憶装置。 5、上記各列線には、差動形態にされたダイオードが設
    りられ、これらのダイオードを通してセンスアンプへの
    読み出し信号が伝えられるものであることを特徴とする
    特許請求−の範囲第1.第2゜第3又は第4項記載の半
    導体記憶装置。 6、上記書込み電流を入力する外部端子は、千ノブ選択
    信号と共通に用いられるものであることを特徴とする待
    詐請求の範囲第1、第2、第3、第4又は第5項記載の
    半導体記憶装置。
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