JPS59152594A

JPS59152594A - 半導体記憶装置

Info

Publication number: JPS59152594A
Application number: JP58026196A
Authority: JP
Inventors: Nobuhiko Ono; 大野　信彦; Katsumi Ogiue; 荻上　勝己; Katsuya Mizue; 水江　克弥; Noriyoshi Okuda; 奥田　範佳
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-02-21
Filing date: 1983-02-21
Publication date: 1984-08-31
Also published as: IT1173302B; FR2541494A1; GB2135550A; HK2088A; DE3406041A1; GB2135550B; SG87687G; US4656606A; GB8403713D0; IT8419695A0; KR840008074A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、半導体記憶装置に関するもので、例えば、
バイポーラ型ｌランジスタで構成されたＰＩ？ＯＭ　（
プログラマブル・リード・オンリー・メモリ）に有効な
技術に関するものである。

〔背景技術〕

従来より、バイポーラ型ＦＲＯＭにおいて、その読め出
し動作の高速化を図るために、読み出しのための行１列
選択回路をＥＣｒ、、、（エミッタ・カップルド・ロジ
ック）回路で構成し、書込みのための行９列選択回路を
１”Ｔ　Ｌ、　（１〜ランジスタ・トランジスタ・ロジ
ック）回路で構成したものが特開昭５１．−４８９４４
号公報によって公知である。

このバイポーラ型ＰＲＯＭにおいては、上記２組の列１
行選択回路が必要であるので、それだけ回路構成素子が
多くなり、半導体集積回路装置のチノプジ”イスを大型
化させてしまうとともに消費電流も大きくなるという欠
点がある。

特に、バイポーラ型ＦＲＯＭの大メモリ容量化を図る場
合においては、メモリアレイの行５列数が多くなるので
、上記のように２組もの行２列選択回路を必要としたの
では、その実現を困ゲＷにしてしまう。

〔発明の目的〕

この発明の目的は、回路の簡素化を図りつつ、読み出し
動作の高速化を図った半導体記憶装置を提供することに
ある。

この発明の他の目的は、外部端子数を増加させるこきな
く、その回路の簡素化及び高速化を達成した半導体記憶
装置を提供することにある。

この発明のさらに他の目的は、読み出し高速化を図りつ
つ、低消費電力化を図った半導体記憶装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

Ｃ発明の概要〕本願番こおいｔ開示される発りＬのうち代表的なものの
概要を筒中に説明すれば、下記の通りである。

ずなわら、書込め電流をデータ端子とは、別の外部端子
から供給するようにすることによって、ＥＣＬｌ路で構
成されたデータ出力回路の耐圧をσ「保し、読み出し系
のＥ　ＣＬ回路化を達成するものである。

以［ζ、本発明を実施例とともに詳細に説明する。

〔実施例〕

第１図には、この発明をバイポーラ型ＰＲＯＭに適用し
た場合の一実施例の回路図が示されている。

同し１のバイポーラ型Ｆ　ＲＯＭは、公知の半導体集積
１ｉ旧１８の製造技術によって１個のシリコンのような
゛ト導体基板上において形成される。端子Ａ　（１ない
し７Δ７．　Ｗｌ）／Ｃ３，］）及びＶＣＣ，ｃ　Ｎ　
Ｄは、その外１ｌｌ（ｆ：’ｌ！子とされる。この実ｈ
１６例では、その理解を容易にするため、メモリアレイ
Ｍ　Ａ　ＲＹの構成を簡素化して示している。

ずなわら、メモリアレイＭＡＲＹは、行線（ワード線）
がＷＯないしＷｌとされ、・列線（ビット又はデジット
線）がＢＯないしＢ７とされる。これらの行線と列線と
の交叉点に記憶素子化して、特に制限されないが、ベー
ス開放状態のトランジスタが設りられる。上記行線には
そのエミ“・７タが接続され、上記列線にはそのコレク
タが接続される。同図のメモリアレイＭＡＲＹにおいて
、ダイオードとして示した個所の記憶素子は、その書込
みによって、上記トランジスタのエミッタ、ペース接合
が短絡されたものを示している。

この実施例では、上記メモリアレイＭＡＲＹの行選択回
路が、その動作高速化のために、ＥｃＬ（又はＣＭＩ、
：カレント・モード・し７ジンク）形式の回路で構成さ
れる。

図示しない適当な回路装置から供給されるアドレス信号
は、アドレス入力端子ＡＯないしＡ３を　−介してアド
レスバッファＸＡＢ　１ないしＸＡＢ３に入力される。

このうち、その代表としてアドレスバッファＸＡＢ　Ｏ
の具体的回路が示されている。

このアドレスバッファＸＡＢ　Ｏは、差動形態のトラン
ジスタＱ１．Ｑ２と、その共通エミッタに設りられた定
電流源Ｉと、−１−記トランジスタＱｌ。

Ｑ２のコレクタにそれぞれ設げられた負荷抵抗Ｒ１、Ｒ
２と、上記トランジスタに１．１，０．２のコレクタ出
力を受けるエミソタフ）「ｌ　’ノ出力［、ランジスタ
Ｑ：ｊ、Ｑ４とにより構成されたＥＣＩ−、回路が用い
られる。これにより、“１ドレスバツフアＸΔＢＯは、
端ゴ′−Δ０から供給されるアドレス信”ＡＯに従−２
た相補７ドＬ・スｆＲ号ａＱ、；＋Ｑ：ｉ形成する。

他のアトＬ／スバソファＸへＢ１ないしＸ八［３３も−
に記聞様な回路構成とされ、端子ＡＩないし７Ａ３から
供給されるアドレス信号に従った相補アドレス信１４ａ
　１　、　　ｒ’Ｊ　１ないしａ３．ａ３をそれぞれ形
成する。これらの相補アドレス信号は、次の行線選択回
路ＷＳＯないしＷＳ７に伝えられる。

これ１５の行線ｊが沢回路ＷＳＯないしＷＳ７のうら、
その代表として行線選択量ｈｚｗｓｏの具体的回路が示
されζいる。この行線選択回路ＷＳＯは、ア１ルスー７
’　＝ｒ−ダを構成し、ベース、コレクタが共ｉ１１接
続されたダイオード形態のマルチエミッタ構造のトラン
ジスタＱ５と、そのコレクタに設けられた負荷抵抗Ｒ３
と、上記トランジスタＱ５のコレクタ出力を受け、行線
ＷＯを駆動するダーリントン形態のトランジスタＱ６．
Ｑ７と、そのエミッタに設けられた抵抗Ｒ５とにより構
成される。

なお、上記トランジスタＱ７のコレクタには、ダイオー
ドＤ２が設けられ、ベース、エミッタ間には、バイアス
抵抗Ｒ４とシｇｌ・キーダイオードＤ１とが直列形態に
接続されている。これらのダイオ−ＭＤＩ、Ｄ２は、書
込み時におけるｌ〜ランジスタＱ７の耐圧破壊を防止す
るために設けられる。

そして、」二記ｌ・ランジスタＱ５のエミッタには、相
補アドレス信号ａｏ、ａｌ、丁２及び丁３がそれぞれ印
加される。

他の行線ＷｌないしＷ７についても、上記同様な行線選
択回路ＷＳＩないしＷＳ７が設けられている。そして、
上記相補アドレス信号ａＯ，ａＯないしａ３．ａ３は、
各列線に対応する所定の組合せに従ってそれぞれ印加さ
れる。

−に記図示しない適当な回路装）〃から供給されるア）
ルス信冒は、アドレス入力端子Ａ４ないしＡ７を介して
アドレスバッファＹＡＢに入力される１゜このアドレス
バッファＹへＢは、−上記同様なＥＣ＋−、ｊｆｉ印δ
で構成され、相ネｄｉアトＬ・ス信呼ａ４．　　丁４な
いしａ７．ａ７を形成し°ζ、次に説明する列線選択回
路Ｂ　Ｓ’　（＋ないしＢＳ７に伝える。

これらの列線選択回路＋３　Ｓ　Ｏないし１３　Ｓ　７
のうら、その代表として列線選択回路ＢＳＯの具体的回
路が示されている。この列線選択回路ＢＳＯは、アドレ
スデコーダを構成し、ヘース、二ルクタが共通接続され
たダイオード形態のマルチエミッタ構造のトランジスタ
Ｑ８と、そのコレクタに設けられた負荷抵抗Ｒ６，！：
、上記トランジスタＱ８のコレクタ出力を受けるエミソ
タフメロヮ出力トランジスタＱ９と、このトランジスタ
Ｑ９からの出力を抵抗Ｒ７をｉｆｎ　して受け、列線Ｂ
Ｏに設４ＪられたスイッチトランジスタＱＩＯとにより
構成される。そして、」二記トランジスタＱ８のエミッ
タには、相補アドレス信号ａ４．〒５，１６及び１７が
それぞれ印加される。

他の列線Ｂ１ないしＢ７についても、上記同様な列線選
択回路ＢＳＩないしＢＳ７が設けられている。そして、
Ｌ記相補アドレス信号ａ４．ａ４ないし８７３丁７は、
各列線に対応する所定の組合せに従ワてそれぞれ印加さ
れる。なお、代表とし一ζ示されている列線Ｂｌ、Ｂ７
については、」：記聞様なスイッチトランジスタＱｌｌ
、Ｑ１２とそのベース抵抗Ｒ８，Ｒ９とが示されている
。これらのスイッチ１〜ランジスタＱＩＯないしＱ１２
のエミッタは、共通化されて読み出し電流１ｒを流す定
電流源ｒｒと、書・込み電流１　ｗを流ず電流源１ｗと
が並列形態に設りられている。

上記電流源Ｊｗは、特に制限されないが、アンドゲート
回路Ｇの出力がハイレベルのとき動作状態となるトラン
ジスタによって構成される。

また、端子ＷＰ／Ｃ３がら一供給されたチップ選択信号
ｄ塔は一バッファ回路ＴＢを通して入力され、レベル変
換回路ＬＶを介して、上記列デコーダ回路を構成するト
ランジスタＱ５等のエミノタに供給される。これにより
、端子ＷＰ／（、Ｓから供給されたチップ選択信号Ｃ８
がハイレベルならば、ず゛べＣの行線を非選択状態とし
、ロウレベルならばアドレス信号に従った行線の選択を
させる。

−Ｖ記バッファ回路ＩＢは、特に制限されないが。

ＴＴＬＭ路により構成される。そして、レベル変換回路
ＬＶを通してＥＣＬレベルに変換されるものである。

上記各行線ＷＯないしＷ７には、書込み回路ＷＡＯない
しＷＡ７がそれぞれ設けられる。

これらの宵込み回路ＷＡ（ｌないしＷＡ７のうち、書込
シ回路ＷＡＱの具体的回路が示されている。

この吉込め回路ＷＡＯは、端イＷＰ／Ｃ３から供給され
る書込み電流信号ＷＰを列線ＷＯに伝えるサイリスク形
態とされ〕、−ｐｎｐトランジスタＱ】３、ｎｐｎｌ−
ランリスクＱ、１４及びＱ１５とにより構成される。特
に制限されないが、上記ｎｐｎトランジスタＱｌ／Ｉ、
Ｑ１５ば、その電流増幅率を大きく：するためダーリン
トン形態にされている。

１−ランリスクＱ１５のベース、エミッタ間には、バイ
アス抵抗Ｒ１１が設けられている。上記サイリスク形態
のトランジスタＧ１１３のベースには、所定のバイアス
電圧Ｖｂ２が印加されている。また、上記トランジスタ
Ｑ１４のベースには、その選択動作を行うダイオードＤ
ＩＯないしＤ　１．５で構成されたダイオード論理（マ
トリックス）によるアドレスデコーダが設けられる。す
なわち、特に制限されないが、上記端子ＡＯないしＡ３
からのアドレス信号は、１”ＴＬ回路で構成されたアド
レスバッファＸＡＢＯ’　ないしＸＡＢ３’　によって
相補アドレス信号ａＯ°丁Ｏ°〜ａ３°丁３′に加工さ
れ、上記ダイオード論理に入力されることによって、そ
の選択信号を形成する。

他の書込み回路ＷＡＩないしＷＡ７も上記同様な回路に
より構成されている。

また、上記各行線ＢＯないしＢ７には、差動形態に構成
された読み出し用のダイオードＤフないしＤ９が設けら
れ、上記各行線ＢＯないしＢ７は、これらのダイオード
ＤフないしＤ９を介してセンスアンプＳＡを構成するト
ランジスタＱ１６のエミッタに接続される。このトラン
ジスタＱ１６のベースには、読み出し基で？電圧Ｖｓが
印加されζおり、その」レクタには、負荷抵抗ＲＩＯが
設けられている。そして、１〜ランジスタＱ１６のコレ
クタ出力は、エミノクフλ・１：Ｉワ出力１−ランリス
クＱ　］　７ヲ；１１！１．　Ｌ／　７　ｉ’＝　ＣＬ
　Ｉｌｉ’ｌ路で構成されたデーり′出！カバ、ソア］）　０１３に伝えられる。このデータ出カ
バソファ］）０１３の出力端子は、上記外部端子りに接
続される。上記データ出カバソファＤ　（Ｊ　Ｂは、上
記内部チップ選択信ｌ；ＪＣ５がハ・（Ｌ−ベルの読み
出しり・１１作以外は、不動作とされてその出力をハイ
インピーダンス状態にする。

また、上記端子ＷＰ／Ｃヌーからの高電圧での封込６リ
バルスＷ　Ｐは１．特に制限されないが、シュミンソ［
リガ回路ＳＴに入力され、高電圧を受けたとき、ハイレ
ベルとされる書込み信号■・（！を形成する。この宵込
みｆＡ号ｗｅは、・＋、？に制限されないが、上記しベ
ル変化回路Ｔ、Ｖに入力され、そのハイレベルによって
上記内部チップ選択信号Ｃ５を強制的にロウレベルとし
て行選択回路ＷＳＯないしＷＳ７を全て非選択状態とす
る。このように書込み動作時にチップ選択信号ｃｓをロ
ウレベルにするのは、行選択回路ＷＳを構成する駆動ト
ランジスタＱ７をオフ状態として、書込み時の行線の高
電圧に対する耐圧を高くするためである。また、上記書
込み信号ｗｅは、上記書込み回路ＷＡＯないしＷＡ７の
選択信号を形成するアドレスデコーダの選択信号及び上
記ゲート回路Ｇの制御信号として用いられる。そして、
ゲート回路Ｇには、外部端子りからの信号を上記制御信
号ｗｅに従って上記書込み用の電流源１ｗに伝える。

以上説明したバイポーラ型ＦＲＯＭは、１ビット分の回
路を示すものであり、ｘ４．ｘＢビット構成等のバイポ
ーラ型ＦＲＯＭにあっては、上記メモリアレイＭＡＲＹ
が４．８個等用意される。

そして、そのマント構成に従ってその選択回路が共通に
用いられる。このようなマント構成及びその選択回路を
共通化する手法は、公知であるので、その詳細な説明を
省略するものである。

第２図には、上記シュミットトリガ回路ＳＴの具体的−
実施例の回路し１が飛されている。

端子ＷＰ／Ｃ３の信号は、特に制限されないが、ダイオ
ードＤ１６．Ｄ１７でレベルシフトされるとともに、分
圧抵抗Ｒ１２，Ｒ１３によって所定のレベルまでレベル
変換される。このＬノベル変換された借りは、ベース抵
抗Ｒ１４を介してトランジスタＱ’１８のベースに印加
される。このトランジスタＱ１８のコレクタ出力は、ト
ランジスタＱＩ９のベースに伝えられる。これらのトラ
ンジスタＱ１８．Ｑ１９のエミツタには、共通にエミツ
タ抵抗Ｒ１５が設けられる。そして、上記トランジスタ
Ｑ１１３．Ｑ１９のコレクタには、それぞれ抵抗Ｒ１６
，Ｒ１７が設けられ、トランジスタＱ１９のコレクタか
ら上記書込み信号ｗｅが形成される。

この回路は、上記端子ＷＰ／Ｃ３に書込みパルスが印加
された時、トランジスタＱＩＢがオン状態となり、トラ
ンジスタＱ１９をオフ状態とするので、その出力信号ｗ
ｅをハイレベルとする。また、チップ選択信号Ｃ８が印
加された時、そのハイレベルでもトランジスタＱ’１８
がオフ状態となるので、トランジスタＱ１９がオン状態
となりその出力−信号ｗｅをロウレベルにする。

また、特に制限されないが、上記書込み用電流源ｉｗは
、トランジスタＱ２０によって構成されるものである。

この実施例のバイポーラ型ＦＲＯＭの書込み動作を次に
説明する。

書込み動作においては、端子ＷＰ／Ｃ３には、例えば約
数１０Ｖ程度の高電圧のもとに９０ｍＡ程度の比較的大
きな書込み電流が供給される。

したがって、シュミットトリガ回路ＳＴがそれを検出し
て、書込み信号ｗｅをハイレベルにする。

ここでシュミットトリガ回路ＳＴを使用している理由を
説明する。通常、接合破壊形ＰＲ６Ｍの場合、書込み時
には定電流パルスを端子ＷＰ／Ｃ３に印加することによ
って行われる。ここに示した実施例では９０ｍＡの定電
流パルスを印加する。

このとき書込み端子ＷＰ／Ｃ３の電位は数１０Ｖ程度の
電圧となる。選択したメモリセルに書込みが行われると
メモリセル邪の電圧隆下が小さくなり、端子ＷＰ／Ｃ３
の電圧は１２Ｖ程度まで下がる。また１、ｈ記書込みパ
ルスを印加した直後にそのセルが書込まれたどうかを検
査するた゛めに端子ＷＰ／Ｃ３から検査電流を１（］ｍ
Ａ程度流し込む。

この時、再込みが行われていなければ端子電圧は９Ｖ程
度であり、書込まれていれば６〜７■程度まで下がる。

この電圧差を検出して書込みができたかどうか判定する
。

この一連の書込め及び検査中、・前述した電流源１ｗは
オン状態となっている必要がある。従って周込み直後の
検査時に、ｍ１１１子ＷＰ／Ｃ３の電圧が６■程度の低
い電圧でも店込み信号ｗｅをハイレベルに保つ必要があ
る。しかし、非選択状態のときに書込端子ＷＰ／Ｃ３に
６Ｖ〜７Ｖの電圧が印加されてしまう場合がある。例え
ば、選別検査のとき人力ビンリークテストあるいは読み
出し時のメーバーシク、−ト等が考えられる。このとき
に誤って宵込み信号ＷＯがハイレベルにならないように
する必要がある。即ち、端子ＷＰ／Ｃ３に１０ｖＢ上の
電圧が印加されたとき初めて書込み信号ｗｅがハイレベ
ルになり、その後検査のために端子ＷＰ／Ｃ３の電圧が
６ｖ位まで下がっても書込み信号ｗｅをハイレベルにす
るというヒステリシス特性を書込みパルスＷＰの検査回
路に持たせる必要がある。このため、上記検査回路には
、゛シュミツ）ｌ−リガ回路が用いられる。

上記書込み信号ｗｅがハイレベルになると、内部チップ
選択信号ｃｓが強制的にロウレベルとなって、データ出
カバソファＤＯＢの出力をハイインピーダンス状態とす
るとともに、全行選択回路ＷＳＯないしＷＳ７を非選択
状態とする。いま、端子Ａ　Ｏｆ、ｃいしＡ７からのア
ドレス信号がすべてロウレベルなら、アドレスバッファ
ＸＡＢＯ”ないしＸＡＢ３°によって形成さたアドレス
信号ａＯ゛　〜ａ３°がハイレベル上なる。したがって
、ダイオードＤ１０〜Ｄ１５がずべてオフ状態となるの
で、サイリスク形態のトランジスタＱ１３〜Ｑ１５がオ
ン状態となって、その書込み電流を行線ＷＯに供給する
。

一方、端子Ａ４ないしΔ７からのアドレス信号によって
、列線選択回路のアドレスデコーダを構成するｉ・ラン
ジスタＱ８のすべてのエミッタがハイレベルになるため
、このトランジスタＱ８のみがオフとなる。このトラン
ジスタＱ８のオフにより、トランジスタＱ９がオンして
、列線選択スイッチトランジスタＱｌ（＋をオンにする
。

この状態において、行線ＷＯと列線ＢＯとの交叉点に設
けられた書込み前のトランジスタのへ一ス、エミッタ接
合を破壊（短絡）して他の行９列間に示したようなダイ
オード構成にする場合には、端子りをハイレベルとして
上記９０ｍＡ程度の電流を流ず電流源ｒｗを構成する上
記トランジスタＱ２０をオン状態とする。これによって
、行線ＷＯは列線ＢＯとの交叉点に設けられたトランジ
スタのベース、エミッタ接合を破壊する。

一方、上記のような擦込みを行わない時には、端子りの
信号をロウレベルとする。これによって、電流源１ｗを
構成するトランジスタＱ２０をオフ状態とするので、選
択された列線ＢＯには２ｍＡ程度の読み出し用定電流Ｉ
ｒＬ、か流さないので、上記トランジスタの接合破壊は
行われない。

上記のように、端子りの信号レベルに従ってメモリセル
を構成するトランジスタの接合破壊を選択的に行うとい
う書込み動作が行われるう次に、この実施例のバイポー
ラ型ＰＲＯＭの読み出し動作を説明する。

読み出し動作においては、上記端子ＷＰ／Ｃ３には、チ
ップ選択信号Ｃ８が供給されるので、そのハイレベル／
ロウレベルでは、シュミットトリガ回路ＳＴが応答せず
、その書込み信号ｗｅをロウレベルにする。この信号ｗ
ｅのロウレベルにより、ゲート回路Ｇが閉じたままとな
るので、電流源１ｗは非動作状態となる。また、全書込
み回路ＷＡＯないしＷＡ７は、非選択状態とされる。そ
して、レベル変換回路ＬＶは、上記チップ選択信号ＣＳ
に従った内部チップ選択信号ｃｓを形成するものとなる
。

上記同様に行２列線の選択を行った場合、内部チップ選
択信号ＣＳがハイレベルになるので、アドレスバッファ
Ｘ　Ａ　Ｉ）　１３０ないしＸへ〇Ｂ３で加工形成した
相補アドレス信号ａ（１”ａ３に従って行選択回路のう
ちＷＳＯが動作して行線ＷＯを選択し、上記同様に列線
ＢＯが選択され、図示の書込みが行われなかった１−ラ
ンジスタが選ＪＲされるものとなる。したがって、行線
ｗｏと列線ＢＯとがハイインピーダンスの下だ結合され
、列線Ｂ　（＋の読み出し定電流１ｒがダイ井−ドｌ）
　７をｊ１１シてセンスアンプＳＡを構成するトランジ
スタＱ１６からの流れるので、その読み出し出力がロウ
レベルにされる。

また、行線ＷＯに代えＷｌを選択した場合には、書込み
により行線Ｗ１と列線Ｂ、０とがダイオードによるロウ
インピーダンスの下に結合され、列線ＢＯの読み出し定
電流１ｒが上記ダイオード形態の記憶素子を通して行線
Ｗ１から流れるので、その読み出し出力がハイレベルに
される。すなわち、センスアンプＳＡを構成するトラン
ジスタＱ１６のベース電圧Ｖｓは、上記駆動トランジス
タＱ７のベースより、低い所定の電圧に設定されている
ので、ダイオードＤ７はオフするものである。言い換え
れば、記憶素子と、読み出しダイオードＤ７とが差動動
作するように、センスアンプＳＡの読み出し基準電圧■
ｓが設定される。なお、非選択列線ＢＴないしＢ７のス
イッチトランジスタＱ１１、Ｑ１２がオフ状態となって
いるので、非選択列線Ｂ１ないしＢ７に読み出し゛定電
流１ｒが流れることはない。

上記センスアンプＳＡの読み出し出力は、データ出カバ
ソファＤＯＢを通して端子りから外部に送出される。

Ｃ効　果〕（１）書込み信号は、従来のバイポーラ型ＦＲＯＭのよ
うにデータ信号端子りに高電圧の書込み信号ＷＰを供給
することなく、別の端子ｗＰ／σ汚に供給するものであ
るので、データ端子Ｉｎこは、通常の論理レベルの書込
み信号を供給できるため、低耐圧のデータ出カバソファ
ＤＯ’ＢもＥＣＬ回路を更いることができる。したがっ
て、その高速読み出し動作を達成することができる。

（２）列選択回路は、書込め／読み出し動作に共用でき
、書込み回路ＷＡを選択する回路は、簡単なダイオード
マトリックスで構成できるので、その選択回路の簡素化
を達成することによってチップサイズの小型化を図るこ
とができる。

（３）上記（２）により、その赤子数が大幅に削減でき
るという作用によってその消費電流を大幅に削減するこ
とができる。

（４）−ｌ二記実施例では、書込み回路ＷＡを選択する
アドレスデコーダをダイオードマトリックスで構成し、
そのアドレス信号をＴ　ＴＬ回路で構成しているので、
書込み回路ＷΔにおりる比較的高電圧に対しても十分な
耐圧を得ることができる。

（５）端子ＷＰ／ｆヌを共通化しているので、端子数を
増加させる必要がなく、同じ記憶容量のもとでは従来の
バイポーラ型ＰＲＯＭと同じバ・７ケージを用いること
ができ、従来のバイポーラ型ＦＲＯＭとコンパチブルと
することができる。

（６）読み出し電流を定電流源によって形成しているの
で、素子のバラツキ、電源電圧の変動等の影響を受けな
い安定した読み出し動作を達成することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、チップ選択信
号σ茗と書込み信号ＷＰとは、それぞれ設けられた端子
から供給するものであってもよい。また、書込み回路Ｗ
Ａを選択するための相補アドレス信号は、ＥＣＬ回路で
構成されたアトし・スパソファＸＡＤＢからの信号を共
通に用いるものであってもよい。

また、内部制御信号ｃｓ、ｗｅ等を形成する回路は、種
々の実施形態を採ることができ、これらの制御信司Ｃ５
，Ｗｅを用いた制御動作は、実質的に上記実施例と同様
な動作を実現するものであれば何であってもよい。

〔利用分野〕

以上の説明では、主として本発明者によってなされた発
明をその背景となったバイポーラ型ＰＲＯＭに適用した
場合について説明したが、それに限定されるものではな
く、例えば、Ｅ　ＣＬ回路の耐圧を越える比較的高ｆｆ
ｉ川を用いて宵込めを行うことを条（／ｌとして、ヒユ
ーズ手段を記憶素子とするようなそのインビークンスを
ある状態から他の状態に半永久的に変化させ得る記憶素
子を用いた半導体記憶装置に広く利用することができる
ものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図。第２し１は、この発明の他の−・実施例を示すｌｐ回路
図である。Ｘ　Ａ　ＩＩ　ＯないしＸＡＢ３、Ｘ　Ａ　Ｂ　（１’
　ないしＸＡｌ３３°　・・Ｘアルスバソファ、ＹへＢ
・・Ｙア１．Ｌ−スバ、ファ、ＷＳＯないＩ、ＷＳｌ・
・行線選択回路、ＢＳＯないし１３Ｓ７・・列線選択回
路。ＷＡ（］ないしＷＡ７・・書込み回路、［）ＯＢ・・デ
ータ出力ハノファ、Ｉ＋’３・・バッファ回路、　Ｍ△
１７Ｙ・・メモリアレイ、　’　Ｌ　Ｖ・・レベル変換
回路、ＳＴ・　シフーミツトトリガ回１洛、Ｇ・　・ゲ
ート回路第　　２　　図 −６１２−

Claims

【特許請求の範囲】 ■、電気的手段によりそのインピーダンスをある状態か
ら他の状態に半永久的に変化させ得る記憶素子が行線及
び列線の交叉点毎に１個ずつ接続されてマトリックス状
を成したメモリアレイと、ＥＣＬ（又はＣＭ　Ｌ　＞形
式で構成された行及び列選択回路と、上記列選択回路で
形成された選択信号を受ＬＪ、そのコレクタが列線に接
続された列線選択スインヂトランジスタと、このトラン
ジスタの共通化されたエミッタに設げられた読み出し定
電流源及びデータ端子からの書込み信号に従って動作状
態とされる書込み電流源と、上記データ端子とは別に設
けられた外部端子からの書込ｊｊ電流を受りて、行アド
レス信号に従って選択された行線に書、込め電流を供給
する書込み回路とを含むことを特徴とする半導体記憶装
置。２、−上記書込み回路を選択するアドレス信号は、Ｔ　
’Ｔ″Ｉ７回路で構成されたアドレスバッファ回路で形
成されるものであることを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。３、上記書込み回路は、ダイオードマトリックスにより
構成されたアドレスデコーダで形成された選択信号によ
り制御されるサイリスク形態の書込み電流トランジスタ
を含むことを特徴とする特許請求の範囲の範囲第１又は
第２項項記載の半導体記憶装置。４、上記記憶素子は、ベースが開放状態にされたバイポ
ーラ型トランジスタであり、そのエミッタが行線に接続
され、そのコレクタが列線に接続されるものであること
を特徴とする特許請求の範囲第１、第２又は第３項記載
の半導体記憶装置。５、上記各列線には、差動形態にされたダイオードが設
りられ、これらのダイオードを通してセンスアンプへの
読み出し信号が伝えられるものであることを特徴とする
特許請求−の範囲第１．第２゜第３又は第４項記載の半
導体記憶装置。６、上記書込み電流を入力する外部端子は、千ノブ選択
信号と共通に用いられるものであることを特徴とする待
詐請求の範囲第１、第２、第３、第４又は第５項記載の
半導体記憶装置。