JPH0229998A - プログラマブル・リード・オンリー・メモリ - Google Patents
プログラマブル・リード・オンリー・メモリInfo
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- JPH0229998A JPH0229998A JP63181025A JP18102588A JPH0229998A JP H0229998 A JPH0229998 A JP H0229998A JP 63181025 A JP63181025 A JP 63181025A JP 18102588 A JP18102588 A JP 18102588A JP H0229998 A JPH0229998 A JP H0229998A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
-
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラマブル・リード・オンリー・メモリに
間し、特に書込み時に大電流の書込み電流を吸収する行
選択回路を備えたプログラマブル・リード・オンリー・
メモリに関するものである。
間し、特に書込み時に大電流の書込み電流を吸収する行
選択回路を備えたプログラマブル・リード・オンリー・
メモリに関するものである。
最近のプログラマブル・リード・オンリー・メモリ（以
下ＰＲＯＭという）、特にバイポーラＦＲＯＭは、ユー
ザーが１個毎に自由に記憶させる内容を書込める融通性
のゆえに、極めて広汎な各種情報処理、制御用途に多用
されている。
下ＰＲＯＭという）、特にバイポーラＦＲＯＭは、ユー
ザーが１個毎に自由に記憶させる内容を書込める融通性
のゆえに、極めて広汎な各種情報処理、制御用途に多用
されている。
かかるＰＲＯＭのメモリセルとしては第３図（ａ）に示
されるように、ベースオープン型のトランジスタＱ１４
のエミッタを列線Ｂに、コレクタを行線Ｗに接続し、第
３図（ｂ）に示される等価回路のように、ダイオードＤ
４．Ｄ、を逆方向に直列接続した接合破壊型のメモリセ
ル１１がある。
されるように、ベースオープン型のトランジスタＱ１４
のエミッタを列線Ｂに、コレクタを行線Ｗに接続し、第
３図（ｂ）に示される等価回路のように、ダイオードＤ
４．Ｄ、を逆方向に直列接続した接合破壊型のメモリセ
ル１１がある。
この接合破壊型のメモリセル１１は、書込まれる前の非
導通状態を等価回路で示されたダイオードＤ４を短絡せ
しめるに十分な大きな書込み電流（例えば２００ｍＡ）
を流し込み短絡させることにより導通させ、第３図（Ｃ
）に示すような書込まれた状態とするものである。
導通状態を等価回路で示されたダイオードＤ４を短絡せ
しめるに十分な大きな書込み電流（例えば２００ｍＡ）
を流し込み短絡させることにより導通させ、第３図（Ｃ
）に示すような書込まれた状態とするものである。
また第４図（ａ）に示されるような、ダイオードＤ６と
ヒユーズＦ１とを直列接続して行線Ｗ列線Ｂ間に接続し
たいわゆるヒユーズ方式のメモリセル１１Ａにあっては
、未書込状態で導通しており、書込みは接合破壊型と同
じく大きな書込み電流をヒユーズＦ、に流し込み、第４
図（ｂ）のようにヒユーズＦ１を溶断して行線Ｗ列線Ｂ
間を非導通とするものである。
ヒユーズＦ１とを直列接続して行線Ｗ列線Ｂ間に接続し
たいわゆるヒユーズ方式のメモリセル１１Ａにあっては
、未書込状態で導通しており、書込みは接合破壊型と同
じく大きな書込み電流をヒユーズＦ、に流し込み、第４
図（ｂ）のようにヒユーズＦ１を溶断して行線Ｗ列線Ｂ
間を非導通とするものである。
第５図は従来のＦＲＯＭの一例のブロック図である。
このＰＲＯＭは、アドレス回路４２行選択回路２、列選
択回路７．メモリセルアレイ１．チップイネーブル回路
５．出力回・路８２．書込回路６を含んで構成される。
択回路７．メモリセルアレイ１．チップイネーブル回路
５．出力回・路８２．書込回路６を含んで構成される。
読出し動作は、アドレス入力端子Ａ１〜ＡＩ。
（ｎ：正の整数）に論理電圧を印加することにより、行
選択回路２と列選択回路７により選択されたメモリセル
アレイ１内のメモリセル（１１）の情報を出力回路８を
通じて出力端子０１〜０ｆｆｉに出力して行われる。
選択回路２と列選択回路７により選択されたメモリセル
アレイ１内のメモリセル（１１）の情報を出力回路８を
通じて出力端子０１〜０ｆｆｉに出力して行われる。
一方、書込み動作は、チップイネーブル端子ＣＥ、〜Ｃ
Ｅ、、（ｊ：正の整数）に論理電圧を印加することによ
り出力回路８を不活性化させ、アドレス入力端子Ａ １
□ Ａ ｙｌに論理電圧を印加して行選択回路２によ
り行線（Ｗ）を選択し、アドレス回路４の論理信号にて
書込み回路６の所定の回路を活性化させて列線Ｂを選択
し、所望のメモリセル（１１）を書込む為、出力端子０
１〜０１から書込み電流を流し込むことにより書込みが
行なわれる。
Ｅ、、（ｊ：正の整数）に論理電圧を印加することによ
り出力回路８を不活性化させ、アドレス入力端子Ａ １
□ Ａ ｙｌに論理電圧を印加して行選択回路２によ
り行線（Ｗ）を選択し、アドレス回路４の論理信号にて
書込み回路６の所定の回路を活性化させて列線Ｂを選択
し、所望のメモリセル（１１）を書込む為、出力端子０
１〜０１から書込み電流を流し込むことにより書込みが
行なわれる。
ワード線（Ｗ）に接続される行選択回路２は、第６図に
示す回路が一般に知られている。
示す回路が一般に知られている。
この行選択回路２は、トランジスタＱｌ、Ｑ２を備えて
構成されたＴＴＬ回路によるデコーダ部と、この出力電
流を吸収する増幅用のトランジスタＱ３及び出力段のト
ランジスタＱ４とを備えて構成される。
構成されたＴＴＬ回路によるデコーダ部と、この出力電
流を吸収する増幅用のトランジスタＱ３及び出力段のト
ランジスタＱ４とを備えて構成される。
この出力段のトランジスタＱ４には、前述したような大
きな書込み電流が行線Ｗから流れ込み、この書込み電流
を吸収するに必要なベース電流を供給できるように抵抗
Ｒ１，Ｒ２，Ｒ，等が決められている。
きな書込み電流が行線Ｗから流れ込み、この書込み電流
を吸収するに必要なベース電流を供給できるように抵抗
Ｒ１，Ｒ２，Ｒ，等が決められている。
なお、■ｏｏは電源端子、抵抗Ｒ，，Ｒ４はリーク補償
用の抵抗である。
用の抵抗である。
一方、読出し動作時には、メモリセル１１にわずかな電
流を流すだけでメモリセル１１内の情報を読出すことが
できるので、出力段のトランジスタＱ４で吸収する電流
は書込電流（２００ｍＡ程度）と比べ十分小さい電流、
例えば１ｍＡ程度となっている。
流を流すだけでメモリセル１１内の情報を読出すことが
できるので、出力段のトランジスタＱ４で吸収する電流
は書込電流（２００ｍＡ程度）と比べ十分小さい電流、
例えば１ｍＡ程度となっている。
上述した従来のプログラマブル・リード・オンリー・メ
モリは、書込み動作時には出力段のトランジスタＱ４で
大きな書込み電流を吸収する為に増幅用のトランジスタ
Ｑ、を必要とし、一方、読出し動作時には出力段のトラ
ンジスタＱ４の吸収する電流は書込み電流と比べ十分に
小さい電流となっているので、増幅用のトランジスタＱ
３が存在する為、読出し動作時に必要以上のベース電流
が出力段のトランジスタＱ４に供給され、この出力段の
トランジスタＱ４が過剰飽和においこまれ動作速度が遅
くなるという欠点がある。
モリは、書込み動作時には出力段のトランジスタＱ４で
大きな書込み電流を吸収する為に増幅用のトランジスタ
Ｑ、を必要とし、一方、読出し動作時には出力段のトラ
ンジスタＱ４の吸収する電流は書込み電流と比べ十分に
小さい電流となっているので、増幅用のトランジスタＱ
３が存在する為、読出し動作時に必要以上のベース電流
が出力段のトランジスタＱ４に供給され、この出力段の
トランジスタＱ４が過剰飽和においこまれ動作速度が遅
くなるという欠点がある。
さらに、増幅用のトランジスタＱ３が存在する為消費電
力が増えるという欠点がある。
力が増えるという欠点がある。
本発明の目的は、読出し動作時の動作速度を上げること
ができ、かつ消費電力を低減することができるプログラ
マブル・リード・オンリー・メモリを提供することにあ
る。
ができ、かつ消費電力を低減することができるプログラ
マブル・リード・オンリー・メモリを提供することにあ
る。
本発明のプログラマブル・リード・オンリー・メモリは
、行方向１列方向にマトリクス状に配列された複数のメ
モリセルと、これら各メモリセルとそれぞれ接続する複
数の行線及び列線とを備えたメモリセルアレイと、アド
レス信号により前記行線の１つを選択し活性化制御信号
により、書込み動作時に活性化して選択された前記行線
からの書込み電流の大部分を吸収し、読出し動作時には
不活性化する第１の行選択回路と、前記アドレス信号に
より前記行線の１つを選択し書込み動作時には選択され
た前記行線からの書込み電流の一部分を吸収し、読出し
動作時には選択された前記行線からの読出し電流を吸収
する第２の行選択回路と、前記第１の行選択回路の活性
化、不活性化を制御する前記活性化制御信号を出力する
活性化制御回路とを有している。
、行方向１列方向にマトリクス状に配列された複数のメ
モリセルと、これら各メモリセルとそれぞれ接続する複
数の行線及び列線とを備えたメモリセルアレイと、アド
レス信号により前記行線の１つを選択し活性化制御信号
により、書込み動作時に活性化して選択された前記行線
からの書込み電流の大部分を吸収し、読出し動作時には
不活性化する第１の行選択回路と、前記アドレス信号に
より前記行線の１つを選択し書込み動作時には選択され
た前記行線からの書込み電流の一部分を吸収し、読出し
動作時には選択された前記行線からの読出し電流を吸収
する第２の行選択回路と、前記第１の行選択回路の活性
化、不活性化を制御する前記活性化制御信号を出力する
活性化制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、行方向９列方向にマトリクス状に配列さ
れた複数のメモリセル１１と、これらメモリセル１１と
それぞれ接続する複数の行線Ｗ及び列線Ｂとを備えたメ
モリセルアレイ１と、マルチエミッタ構造のトランジス
タＱ１、増幅用のトランジスタＱ２．Ｑ３、出力段のト
ランジスタＱ４、及び抵抗Ｒ１〜Ｒ５を備え、アドレス
信号ＡＤにより行線Ｗの１つを選択し、活性化制御信号
ＳＥにより、書込み動作時に活性化して選択された行線
Ｗからの書込み電流の大部分を吸収し、読出し動作時に
は不活性化する第１の行選択回路２Ａと、マルチエミッ
タ構造のトランジスタＱ５、増幅用のトランジスタＱ６
、出力段のトランジスタＱフ、及び抵抗Ｒ６〜Ｒ８を備
え、アドレス信号ＡＤにより行線Ｗの１つを選択し、書
込み動作時には選択された行線Ｗからの書込み電流の一
部を付随的に吸収し、読出し動作時には選択された行線
Ｗからの読出し電流を吸収する第２の行選択回路２ｍと
、ツェナーダイオードＤ１．トランジスタＱａ 、 Ｑ
９ 、及び抵抗Ｒ９〜Ｒ１，を備え、外部端子ＥＸＴに
入力される制御信号により、第１の行選択回路２Ａの活
性化、不活性化を制御する活性化制御信号ＳＲを出力す
る活性化制御回路３とを有する構成となっている。
れた複数のメモリセル１１と、これらメモリセル１１と
それぞれ接続する複数の行線Ｗ及び列線Ｂとを備えたメ
モリセルアレイ１と、マルチエミッタ構造のトランジス
タＱ１、増幅用のトランジスタＱ２．Ｑ３、出力段のト
ランジスタＱ４、及び抵抗Ｒ１〜Ｒ５を備え、アドレス
信号ＡＤにより行線Ｗの１つを選択し、活性化制御信号
ＳＥにより、書込み動作時に活性化して選択された行線
Ｗからの書込み電流の大部分を吸収し、読出し動作時に
は不活性化する第１の行選択回路２Ａと、マルチエミッ
タ構造のトランジスタＱ５、増幅用のトランジスタＱ６
、出力段のトランジスタＱフ、及び抵抗Ｒ６〜Ｒ８を備
え、アドレス信号ＡＤにより行線Ｗの１つを選択し、書
込み動作時には選択された行線Ｗからの書込み電流の一
部を付随的に吸収し、読出し動作時には選択された行線
Ｗからの読出し電流を吸収する第２の行選択回路２ｍと
、ツェナーダイオードＤ１．トランジスタＱａ 、 Ｑ
９ 、及び抵抗Ｒ９〜Ｒ１，を備え、外部端子ＥＸＴに
入力される制御信号により、第１の行選択回路２Ａの活
性化、不活性化を制御する活性化制御信号ＳＲを出力す
る活性化制御回路３とを有する構成となっている。
次に、この実施例の動作について説明する。
まず、読出し動作について説明する。
外部端子ＥＸＴに論理電圧域（−０，５〜＋５．５■）
の電圧が印加されているときは、ツェナーダイオードＤ
１のツェナー電圧を例えば７■以上にしておくとツェナ
ーダイオードＤ１は不活性状態となり、抵抗Ｒ１ｏ、
Ｒ１，に電流が流れることがなくトランジスタＱ８がオ
フとなりトランジスタＱ９がオンとなる。
の電圧が印加されているときは、ツェナーダイオードＤ
１のツェナー電圧を例えば７■以上にしておくとツェナ
ーダイオードＤ１は不活性状態となり、抵抗Ｒ１ｏ、
Ｒ１，に電流が流れることがなくトランジスタＱ８がオ
フとなりトランジスタＱ９がオンとなる。
トランジスタＱ９がオンとなることによりトランジスタ
Ｑ！がオフとなり、さらにトランジスタＱ２ 、Ｑ３
、Ｑ４はオフとなり行選択回路２Ａは不活性状態となる
。
Ｑ！がオフとなり、さらにトランジスタＱ２ 、Ｑ３
、Ｑ４はオフとなり行選択回路２Ａは不活性状態となる
。
一方、アドレス信号ＡＤによりトランジスタＱ５がオン
となりトランジスタＱ６のベース電流が供給されてトラ
ンジスタＱ６がオンとなり、さらに出力段のトランジス
タＱ７がオンとなり、行選択回路２Ｂにより行線Ｗから
の読出し電流を吸収する。
となりトランジスタＱ６のベース電流が供給されてトラ
ンジスタＱ６がオンとなり、さらに出力段のトランジス
タＱ７がオンとなり、行選択回路２Ｂにより行線Ｗから
の読出し電流を吸収する。
出力段のトランジスタＱ７は、書込み電流と比べ十分率
さい電流を吸収すればよいので、この小さい電流を吸収
するに必要なベース電流を供給する抵抗Ｒ６，Ｒ，は大
きな抵抗値を選ぶことができる。
さい電流を吸収すればよいので、この小さい電流を吸収
するに必要なベース電流を供給する抵抗Ｒ６，Ｒ，は大
きな抵抗値を選ぶことができる。
また、トランジスタＱ９にベース電流を供給する抵抗Ｒ
０は、抵抗Ｒ１がらトランジスタＱ１を通じて流れ込む
電流をトランジスタＱ９が吸収するに必要なベース電流
を供給すればよいので、大きな抵抗値を選ぶことができ
る。
０は、抵抗Ｒ１がらトランジスタＱ１を通じて流れ込む
電流をトランジスタＱ９が吸収するに必要なベース電流
を供給すればよいので、大きな抵抗値を選ぶことができ
る。
このように、読出し動作時には、トランジスタＱ５〜Ｑ
？、Ｑ９がオンし、出力段のトランジスＱ７には書込み
電流と比べ小さい電流を吸収するに必要なベース電流が
供給されてこの出力段のトランジスタＱ７は過剰飽和と
なることはなく、また、低抵抗Ｒ６、Ｒ７、Ｒ９の値を
大きくすることができるので消費電力も小さくすること
ができる。
？、Ｑ９がオンし、出力段のトランジスＱ７には書込み
電流と比べ小さい電流を吸収するに必要なベース電流が
供給されてこの出力段のトランジスタＱ７は過剰飽和と
なることはなく、また、低抵抗Ｒ６、Ｒ７、Ｒ９の値を
大きくすることができるので消費電力も小さくすること
ができる。
次に書込み動作について説明する。
外部端子ＥＸＴに論理電圧域以上の電圧（例えば１２Ｖ
）を印加することによりツェナーダイオードＤ１がブレ
ークダウンし、抵抗Ｒ１ｏ、 Ｒ，。
）を印加することによりツェナーダイオードＤ１がブレ
ークダウンし、抵抗Ｒ１ｏ、 Ｒ，。
に電流が流れ、さらにトランジスタＱ８のベースに電流
が流れ込みトランジスタＱ８がオンとなる。
が流れ込みトランジスタＱ８がオンとなる。
トランジスタＱ８がオンとなることによりトランジスタ
Ｑ９はオフとなり行選択回路２Ａは活性状態となる。ア
ドレス信号ＡＤによりトランジスタＱｌ、Ｑ５がオンと
なり、トランジスタＱ２．Ｑ６にベース電流が供給され
てトランジスタＱ２．Ｑ６がオンとなり、さらにトラン
ジスタＱ３と出力段のトランジスタＱ４．Ｑ７がオンと
なり、行選択回路２４．２Ｂにより行線Ｗからの書込み
電流を吸収する。
Ｑ９はオフとなり行選択回路２Ａは活性状態となる。ア
ドレス信号ＡＤによりトランジスタＱｌ、Ｑ５がオンと
なり、トランジスタＱ２．Ｑ６にベース電流が供給され
てトランジスタＱ２．Ｑ６がオンとなり、さらにトラン
ジスタＱ３と出力段のトランジスタＱ４．Ｑ７がオンと
なり、行選択回路２４．２Ｂにより行線Ｗからの書込み
電流を吸収する。
ここで大きな書込み電流が出力トランジスタＱ４．Ｑ７
に流れ込むが、抵抗Ｒ６，Ｒ，は抵抗値が大きく出力段
のトランジスタＱ７のベースに供給する電流は小さいの
で、出力段のトランジスタＱ７は書込み電流の一部分の
みを吸収する。
に流れ込むが、抵抗Ｒ６，Ｒ，は抵抗値が大きく出力段
のトランジスタＱ７のベースに供給する電流は小さいの
で、出力段のトランジスタＱ７は書込み電流の一部分の
みを吸収する。
方、抵抗Ｒ１，Ｒ２，Ｒ３は従来の行選択回路２の選択
値と同一であるので、出力段のトランジスタＱ４により
書込み電流を吸収するに十分なベース電流が供給され、
出力段のトランジスタＱ４は書込み電流全部を吸収する
能力をもつが、トランジスタＱ？で吸収される分だけ小
さい書込み電流を吸収すればよい。
値と同一であるので、出力段のトランジスタＱ４により
書込み電流を吸収するに十分なベース電流が供給され、
出力段のトランジスタＱ４は書込み電流全部を吸収する
能力をもつが、トランジスタＱ？で吸収される分だけ小
さい書込み電流を吸収すればよい。
第２図は本発明の第２の実施例を示す回路図である。
第１の実施例においては、活性化制御回路３を制御する
のに外部端子ＥＸＴを使用する構成となっており、外部
端子ＥＸＴを設けることは書込み仕様を変更することに
なる。この書込み仕様を変更しないで済むようにしたの
がこの第２の実施例である。
のに外部端子ＥＸＴを使用する構成となっており、外部
端子ＥＸＴを設けることは書込み仕様を変更することに
なる。この書込み仕様を変更しないで済むようにしたの
がこの第２の実施例である。
この実施例は、特許願５８−１３０６５５号で示された
書込み電流の一部（例えば１ｍＡ）をバイパスするバイ
パス回路を設け、このバイパス回路からの制御によりト
ランジスタＱｌの１つのエミッタと接続するトランジス
タＱ９を、読出し時にはオン、書込み時にはオフするよ
うにしたものである。
書込み電流の一部（例えば１ｍＡ）をバイパスするバイ
パス回路を設け、このバイパス回路からの制御によりト
ランジスタＱｌの１つのエミッタと接続するトランジス
タＱ９を、読出し時にはオン、書込み時にはオフするよ
うにしたものである。
この実施例の活性化制御回路３Ａは、書込電流の一部を
出力端子０１〜０１から分流してマルチエミッタのそれ
ぞれに入力するトランジスタＱｌ。
出力端子０１〜０１から分流してマルチエミッタのそれ
ぞれに入力するトランジスタＱｌ。
と、トランジスタＱ１１〜Ｑ１３と、トランジスタＱ１
のエミッタの１つと接続するトランジスタＱ９と、抵抗
Ｒ１２〜Ｒ１５と、ダイオードＤ２Ｄ３とを備えた構成
となっている。
のエミッタの１つと接続するトランジスタＱ９と、抵抗
Ｒ１２〜Ｒ１５と、ダイオードＤ２Ｄ３とを備えた構成
となっている。
この活性化制御回路３Ａは、読出し動作時にはトランジ
スタＱ１３がオフとなるように、また書込み動作時には
、出力端子０１〜０．Ｒからの書込み電流の一部がトラ
ンジスタＱｌｏに流れてトランジスタＱ１１をオンし、
抵抗Ｒ１３，Ｒ１４に流れ込み、この時の抵抗Ｒ１４の
電位差がトランジスタＱ１３をオンにするしきい値とな
るようにトランジスタＱ １ｏ〜Ｑ １３１抵抗Ｒ１２
〜Ｒ１４，ダイオードＤ２゜Ｄ３が設定されている。
スタＱ１３がオフとなるように、また書込み動作時には
、出力端子０１〜０．Ｒからの書込み電流の一部がトラ
ンジスタＱｌｏに流れてトランジスタＱ１１をオンし、
抵抗Ｒ１３，Ｒ１４に流れ込み、この時の抵抗Ｒ１４の
電位差がトランジスタＱ１３をオンにするしきい値とな
るようにトランジスタＱ １ｏ〜Ｑ １３１抵抗Ｒ１２
〜Ｒ１４，ダイオードＤ２゜Ｄ３が設定されている。
この実施例は、活性化制御回路３Ａの制御を出力端子０
１〜０．からの書込み電流により行うようにして外部端
子ＥＸＴを除去した点を除き、動作及び効果とも第１の
実施例と同様である。
１〜０．からの書込み電流により行うようにして外部端
子ＥＸＴを除去した点を除き、動作及び効果とも第１の
実施例と同様である。
以上説明したように本発明は、書込み動作時のみ活性化
して書込み電流の大部分を吸収する第１の行選択回路と
、読出し動作時に読出し電流を吸収すると共に書込み動
作時に書込み電流の一部を付随的に吸収する第２の行選
択回路と、第１の行選択回路の活性化、不活性化を制御
する活性化制御回路を設けた構成とすることにより、読
出し動作時に、読出し電流を吸収する第２の行選択回路
の出力段のトランジスタ及びその周辺部を読出し電流に
合わせて設定することができるので、この出力トランジ
スタの過剰飽和を除去することができ、従って、動作速
度を上げることができ、かつ第１の行選択回路を不活性
とすると共に第１の行選択回路、活性化制御回路の所定
の抵抗の値を大きくすることができ、従って、消費電力
を低減することができる効果がある。
して書込み電流の大部分を吸収する第１の行選択回路と
、読出し動作時に読出し電流を吸収すると共に書込み動
作時に書込み電流の一部を付随的に吸収する第２の行選
択回路と、第１の行選択回路の活性化、不活性化を制御
する活性化制御回路を設けた構成とすることにより、読
出し動作時に、読出し電流を吸収する第２の行選択回路
の出力段のトランジスタ及びその周辺部を読出し電流に
合わせて設定することができるので、この出力トランジ
スタの過剰飽和を除去することができ、従って、動作速
度を上げることができ、かつ第１の行選択回路を不活性
とすると共に第１の行選択回路、活性化制御回路の所定
の抵抗の値を大きくすることができ、従って、消費電力
を低減することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図（ａ）〜（ｃ）及び第４図（
ａ）、（ｂ）はそれぞれ従来のプログラマブル・リード
・オンリー・メモリに使用されるメモリセルの回路図、
第５図及び第６図はそれぞれ従来のプログラマブル・リ
ード・オンリー・メモリの一例を示すブロック図及びそ
の行選択回路の一例を示す回路図である。 １・・・メモリセルアレイ、２．２Ａ、２Ｂ・・・行選
択回路、３．３Ａ・・・活性化制御回路、４・・・アド
レス回路、５・・・チップイネーブル回路、６・・・書
込み回路、７・・・列選択回路、８・・・出力回路、１
１゜１１Ａ・・・メモリセル、Ｂ・・・列線、Ｄ、・・
・ツェナーダイオード、Ｄ２〜Ｄ６・・・ダイオード、
Ｆｌ・・・ヒユーズ、Ｑｌ〜ＱＩ４・・・トランジスタ
、Ｒ，〜Ｒ１゜・・・抵抗。 可成プ「埋土 内厚 晋 第 ？
施例を示す回路図、第３図（ａ）〜（ｃ）及び第４図（
ａ）、（ｂ）はそれぞれ従来のプログラマブル・リード
・オンリー・メモリに使用されるメモリセルの回路図、
第５図及び第６図はそれぞれ従来のプログラマブル・リ
ード・オンリー・メモリの一例を示すブロック図及びそ
の行選択回路の一例を示す回路図である。 １・・・メモリセルアレイ、２．２Ａ、２Ｂ・・・行選
択回路、３．３Ａ・・・活性化制御回路、４・・・アド
レス回路、５・・・チップイネーブル回路、６・・・書
込み回路、７・・・列選択回路、８・・・出力回路、１
１゜１１Ａ・・・メモリセル、Ｂ・・・列線、Ｄ、・・
・ツェナーダイオード、Ｄ２〜Ｄ６・・・ダイオード、
Ｆｌ・・・ヒユーズ、Ｑｌ〜ＱＩ４・・・トランジスタ
、Ｒ，〜Ｒ１゜・・・抵抗。 可成プ「埋土 内厚 晋 第 ？
Claims (1)
- 行方向、列方向にマトリクス状に配列された複数のメモ
リセルと、これら各メモリセルとそれぞれ接続する複数
の行線及び列線とを備えたメモリセルアレイと、アドレ
ス信号により前記行線の１つを選択し活性化制御信号に
より、書込み動作時に活性化して選択された前記行線か
らの書込み電流の大部分を吸収し、読出し動作時には不
活性化する第１の行選択回路と、前記アドレス信号によ
り前記行線の１つを選択し書込み動作時には選択された
前記行線からの書込み電流の一部分を吸収し、読出し動
作時には選択された前記行線からの読出し電流を吸収す
る第２の行選択回路と、前記第１の行選択回路の活性化
、不活性化を制御する前記活性化制御信号を出力する活
性化制御回路とを有することを特徴とするプログラマブ
ル・リード・オンリー・メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181025A JPH0229998A (ja) | 1988-07-19 | 1988-07-19 | プログラマブル・リード・オンリー・メモリ |
| US07/381,902 US5005154A (en) | 1988-07-19 | 1989-07-19 | High speed programmable read on memory device formed by bipolar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181025A JPH0229998A (ja) | 1988-07-19 | 1988-07-19 | プログラマブル・リード・オンリー・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229998A true JPH0229998A (ja) | 1990-01-31 |
Family
ID=16093449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181025A Pending JPH0229998A (ja) | 1988-07-19 | 1988-07-19 | プログラマブル・リード・オンリー・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5005154A (ja) |
| JP (1) | JPH0229998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473151A2 (en) * | 1990-08-31 | 1992-03-04 | Fujitsu Limited | Programmable memory device having programming current absorbing transistors |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2759689B2 (ja) * | 1989-11-24 | 1998-05-28 | 松下電器産業株式会社 | Ｒａｍの読み出し回路 |
| US5398206A (en) * | 1990-03-02 | 1995-03-14 | Hitachi, Ltd. | Semiconductor memory device with data error compensation |
| US20080212388A1 (en) * | 2007-03-02 | 2008-09-04 | Hoefler Alexander B | Integrated circuit fuse array |
| US7787323B2 (en) * | 2007-04-27 | 2010-08-31 | Freescale Semiconductor, Inc. | Level detect circuit |
| US8027207B2 (en) * | 2009-12-16 | 2011-09-27 | International Business Machines Corporation | Leakage compensated reference voltage generation system |
| US9117499B2 (en) | 2012-10-25 | 2015-08-25 | Elwha Llc | Bipolar logic gates on MOS-based memory chips |
| US10706927B1 (en) * | 2018-05-08 | 2020-07-07 | SK Hynix Inc. | Electronic device and operating method thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152594A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-07-19 JP JP63181025A patent/JPH0229998A/ja active Pending
-
1989
- 1989-07-19 US US07/381,902 patent/US5005154A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473151A2 (en) * | 1990-08-31 | 1992-03-04 | Fujitsu Limited | Programmable memory device having programming current absorbing transistors |
| US5268864A (en) * | 1990-08-31 | 1993-12-07 | Fujitsu Limited | Programmable memory device having programming current absorbing transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| US5005154A (en) | 1991-04-02 |
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