JPS6337895A - 複数個のアドレス指定可能なヒュ−ズを有するｅｃｌ ｐｒｏｍをプログラミングするための装置および方法 - Google Patents
複数個のアドレス指定可能なヒュ−ズを有するｅｃｌ ｐｒｏｍをプログラミングするための装置および方法Info
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- JPS6337895A JPS6337895A JP62184645A JP18464587A JPS6337895A JP S6337895 A JPS6337895 A JP S6337895A JP 62184645 A JP62184645 A JP 62184645A JP 18464587 A JP18464587 A JP 18464587A JP S6337895 A JPS6337895 A JP S6337895A
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- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
発明の背景
発明の分野
この発明は一般にＥＣＬ ＰＲＯＭを読取りかつプロ
グラミングするための方法および装置に関するものであ
りかつ特にＥＣＬ ＰＲＯＭを読取りかつプログラミ
ングするために同じＥＣＬアドレスバッファおよびそれ
に結合されるデコーダを用いる方法および装置に関する
ものである。 先行技術の説明 ＥＣＬ ＰＲＯＭはヒユーズの複数個の行および列で
製作されている。ヒユーズの各々は行アドレスおよび列
アドレスにより独自に識別される位置でＦＲＯＭに設置
されている。 ＥＣＬ ＰＲＯＭをプログラミングするために、特定
のヒユーズがそれぞれ行および列アドレスデコーダに結
合される行および列アドレスバッファに対し対応する行
および列アドレスを与えることにより選択される。ヒユ
ーズのアドレスがデコードされヒユーズが選択された後
で、ヒユーズを飛ばすのに十分な大きさを有する電流が
ヒユーズを流れることを引き起こされ、ヒユーズを飛ば
す。 ＥＣＬ ＰＲＯＭに記憶されたデータを読取るために
、一つまたはそれ以上のヒユーズの場所がまた行および
列アドレスバッファおよびそれに結合されるデコーダ回
路にヒユーズの行および列アドレスを与えることにより
アドレス指定される。 ＥＣＬ ＰＲＯＭのプログラミングの間アドレスされ
たヒユーズが飛ばされなかったならば、第１の予め定め
られた出力はＰＲＯＭから発生される。 一方、ＥＣＬ ＰＲＯＭのプログラミングの間にアド
レスされたヒユーズが飛ばされたならば、第２の予め定
められた出力が発生される。第１および第２の予め定め
られた出力は相補的でありかつ論理ハイかまたは論理ロ
ーのいずれかを表わす。 これまで、従来のＥ ＣＬ Ｐ ＲＯＭの動作モード
で用いられたアドレスバッファおよびデコーダ回路はＥ
ＣＬ回路を含んでおりさらに従来のＥＣＬ ＰＲＯＭ
のプログラミングモードで用いられるアドレスバッファ
およびデコーダ回路はＴＴＬ回路を含んでいる。 ＥＣＬ ＰＲＯＭを動作しかつプログラミングするた
めの異なるバッファおよびデコーダ回路の上で説明され
た使用はある不利な点を有する。第１に、それは２つの
完全なアドレス指定回路を収容するのにかなりの量の空
間を必要とする。第２に、読取およびプログラミングモ
ードの双方で必要とされるアルゴリズムは２つのモード
における異なる入力レベルの必要のせいで望ましくない
ほど複雑である。 ＆肌囚里ｌ 上述のことに鑑みて、この発明の主な目的は同じ従来の
ＥＣＬ行および列アドレスバッファおよびデコーダがそ
の動作モードおよびそのプログラミングモードの双方で
用いられるＥＣＬ ＰＲＯＭを含んでいる方法および
装置である。 上の目的に従って、電流駆動ゲートおよび行プログラム
制御回路は各行アドレスデコーダに結合されさらに電流
シンクゲートおよび列プログラム制御回路は各列デコー
ダに結合される。 動作において、動作モードおよびプログラミングモード
の双方において、選択されたヒユーズは同じＥＣＬ行お
よび列アドレスバッファおよびデコーダを用いてアドレ
ス指定される。しかしながら、プログラミングモードに
おいては電流駆動およびシンクゲートはまた選択された
ヒユーズに結合される行および列デコーダにより可能化
される。 選択されたヒユーズに結合される電流駆動およびシンク
ゲートが可能化された後で、電流駆動およびシンクゲー
トはゼロボルトから＋１５ボルトまでそれに与えられる
電位■ＣＰを増加することによりかつ列プログラム制御
回路に＋２．７５ボルトを印加することによりターンオ
ンされる。増加された電位は電流駆動ゲートから選択さ
れたヒユーズおよび電流シンクゲートを介して流れる高
電流を引き起こし、ヒユーズを飛ばす。 動作モードおよびプログラミングモードの双方で選択さ
れたヒユーズをアドレス指定するために同じＥＣＬ行お
よび列アドレスバッファおよびデコーダを用いる利点は
空間のかなりの節約が達成されるということである。ま
た、ＦＲＯＭをプログラミングしかつ確かめるために用
いられるアルゴリズムは双方のモードにおける同じ入力
レベルの使用のためにより複雑さが少ない。 この発明の上記および他の目的、特性および利得は添付
の図面の次の詳細な説明から明らかになるであろう。
グラミングするための方法および装置に関するものであ
りかつ特にＥＣＬ ＰＲＯＭを読取りかつプログラミ
ングするために同じＥＣＬアドレスバッファおよびそれ
に結合されるデコーダを用いる方法および装置に関する
ものである。 先行技術の説明 ＥＣＬ ＰＲＯＭはヒユーズの複数個の行および列で
製作されている。ヒユーズの各々は行アドレスおよび列
アドレスにより独自に識別される位置でＦＲＯＭに設置
されている。 ＥＣＬ ＰＲＯＭをプログラミングするために、特定
のヒユーズがそれぞれ行および列アドレスデコーダに結
合される行および列アドレスバッファに対し対応する行
および列アドレスを与えることにより選択される。ヒユ
ーズのアドレスがデコードされヒユーズが選択された後
で、ヒユーズを飛ばすのに十分な大きさを有する電流が
ヒユーズを流れることを引き起こされ、ヒユーズを飛ば
す。 ＥＣＬ ＰＲＯＭに記憶されたデータを読取るために
、一つまたはそれ以上のヒユーズの場所がまた行および
列アドレスバッファおよびそれに結合されるデコーダ回
路にヒユーズの行および列アドレスを与えることにより
アドレス指定される。 ＥＣＬ ＰＲＯＭのプログラミングの間アドレスされ
たヒユーズが飛ばされなかったならば、第１の予め定め
られた出力はＰＲＯＭから発生される。 一方、ＥＣＬ ＰＲＯＭのプログラミングの間にアド
レスされたヒユーズが飛ばされたならば、第２の予め定
められた出力が発生される。第１および第２の予め定め
られた出力は相補的でありかつ論理ハイかまたは論理ロ
ーのいずれかを表わす。 これまで、従来のＥ ＣＬ Ｐ ＲＯＭの動作モード
で用いられたアドレスバッファおよびデコーダ回路はＥ
ＣＬ回路を含んでおりさらに従来のＥＣＬ ＰＲＯＭ
のプログラミングモードで用いられるアドレスバッファ
およびデコーダ回路はＴＴＬ回路を含んでいる。 ＥＣＬ ＰＲＯＭを動作しかつプログラミングするた
めの異なるバッファおよびデコーダ回路の上で説明され
た使用はある不利な点を有する。第１に、それは２つの
完全なアドレス指定回路を収容するのにかなりの量の空
間を必要とする。第２に、読取およびプログラミングモ
ードの双方で必要とされるアルゴリズムは２つのモード
における異なる入力レベルの必要のせいで望ましくない
ほど複雑である。 ＆肌囚里ｌ 上述のことに鑑みて、この発明の主な目的は同じ従来の
ＥＣＬ行および列アドレスバッファおよびデコーダがそ
の動作モードおよびそのプログラミングモードの双方で
用いられるＥＣＬ ＰＲＯＭを含んでいる方法および
装置である。 上の目的に従って、電流駆動ゲートおよび行プログラム
制御回路は各行アドレスデコーダに結合されさらに電流
シンクゲートおよび列プログラム制御回路は各列デコー
ダに結合される。 動作において、動作モードおよびプログラミングモード
の双方において、選択されたヒユーズは同じＥＣＬ行お
よび列アドレスバッファおよびデコーダを用いてアドレ
ス指定される。しかしながら、プログラミングモードに
おいては電流駆動およびシンクゲートはまた選択された
ヒユーズに結合される行および列デコーダにより可能化
される。 選択されたヒユーズに結合される電流駆動およびシンク
ゲートが可能化された後で、電流駆動およびシンクゲー
トはゼロボルトから＋１５ボルトまでそれに与えられる
電位■ＣＰを増加することによりかつ列プログラム制御
回路に＋２．７５ボルトを印加することによりターンオ
ンされる。増加された電位は電流駆動ゲートから選択さ
れたヒユーズおよび電流シンクゲートを介して流れる高
電流を引き起こし、ヒユーズを飛ばす。 動作モードおよびプログラミングモードの双方で選択さ
れたヒユーズをアドレス指定するために同じＥＣＬ行お
よび列アドレスバッファおよびデコーダを用いる利点は
空間のかなりの節約が達成されるということである。ま
た、ＦＲＯＭをプログラミングしかつ確かめるために用
いられるアルゴリズムは双方のモードにおける同じ入力
レベルの使用のためにより複雑さが少ない。 この発明の上記および他の目的、特性および利得は添付
の図面の次の詳細な説明から明らかになるであろう。
第１図を参照すると、この発明に従って動作モードおよ
びプログラミングモード双方で同じアドレス指定回路が
用いられるＥＣＬ ＰＲＯＭ２を読取りかつプログラ
ミングするための手段を含む装置１が提供されている。 装置１にはＥＣＬ ＰＲＯＭ２が設けられている。Ｆ
ＲＯＭ２にはＷＬとも示されている複数個のワードライ
ン３および４、およびＢＬとも示されている複数個のビ
ットライン５および６が設けられている。ワードライン
３に結合されて複数個のヒユーズ１０および１１が設け
られている。ワードライン４に結合されて複数個のヒユ
ーズ１２および１３が設けられている。ヒユーズ１０お
よび１２はまたビットライン５に結合されている。ヒユ
ーズ１１および１３はビットライン６に結合されている
。 ＦＲＯＭ２の左にライン１７により行０デコーダ１６に
第１の出力が結合されかつライン１９にる。行アドレス
バッファ１５の上には行プログラミング制御回路２０が
提供されている。行プログラミング制御回路２０の出力
は制御信号ライン２３により第１の電流駆動ゲート２１
および第２の電流駆動ゲート２２に結合されている。行
０デコーダ１６は制御信号ライン２４により電流駆動ゲ
ート２１に結合されている。電流駆動ゲート２１の出力
はライン２５によりワードライン３に結合されている。 同様に、行ｎデコーダ１８の出力は制御信号ライン２６
により電流駆動ゲート２２に結合されている。電流駆動
ゲート２２の出力はライン２７によりワードライン４に
結合されてい７１゜行アドレスバッファ１５の下には列
アドレスバッファ３０が設けられている。バッファ３０
は第１の出力がライン３２により列Ｏデコーダ３１に結
合されかつ相捕的な第２の出力がライン３４に・より列
ｎデコーダ３３に結合されている。列アドレスバッファ
３０の上には列プログラム制御回路３５が提供されてい
る。回路３５は制御信号ライン３８により第１の電流シ
ンクゲート３６および第２の電流シンクゲート３７に結
合されている。 列０デコーダ３１の出力は制御信号ライン３９により電
流シンクゲート３６に結合されている。電流シンクゲー
ト３６の入力はライン４０によりビットライン５に結合
されている。列ｎデコーダ３３の出力は制御信号ライン
４１により電流シンクゲート３７に結合されている。電
流シンクゲート３７の入力はライン４２によりビットラ
イン６に結合されている。ライン３９および４１はまた
１対のエミッタ結合トランジスタ０１４°およびＱ１４
’のベースに結合される。Ｑ１４°およびＱ１４１１の
コレクタはそれぞれビットライン５および６に結合され
る。Ｑ１４°およびＱ１４°のエミッタは制御回路６６
により制御される定電流ソース６５に結合される。 第２図を参照すると、第１図に関して上で説明された特
徴と実質的に同一である第２図における特徴は同じ識別
番号を持っている。行Ｏ（ワードライン３）に結合され
る電流駆動ゲート回路２１では、複数個のトランジスタ
Ｑ１°、Ｑ２°、Ｑ３°およびＱ ４０が設けられてい
る。トランジスタＱ１°のベースは制御信号ライン２４
により行０デコーダ１６に結合される。トランジスタＱ
１０のエミッタは制御信号ライン２３により行プログラ
ム制御回路２０に結合される。トランジスタＱ１°のコ
レクタは抵抗器Ｒ１を介して電位ＶＣＰのソースに結合
される。トランジスタＱ ２０のエミッタおよびトラン
ジスタＱ３°およびＱ４゜のコレクタはライン５０によ
り電位■ＣＰのソースに結合される。トランジスタＱ２
°のコレクタはＱ３°のベースに、抵抗器Ｒ２によりト
ランジスタＱ３°のエミッタにかつ抵抗器Ｒ３により基
準電位ＶＥＥのソースに結合される。トランジスタＱ３
°のエミッタはトランジスタＱ４°のベースに結合され
る。トランジスタＱ１°のコレクタはライン５２により
トランジスタＱ２°のベースに結合される。トランジス
タＱ４°のエミッタはライン２５により行０ワードライ
ン３に結合される。 行プログラム制御回路２０にはトランジスタＱくν ５、複数個のショットキダイオードＤ１、Ｄ２およびツ
ェナーダイオードＤ３ならびに複数個の抵抗器Ｒ５、Ｒ
６およびＲ７が設けられている。トランジスタＱ５のベ
ースは直列結合されたダイオードＤ１およびＤ２および
それと並列に接続されたＲ６を介して基準電位ＶＥＥの
ソースへかつ抵抗器Ｒ７およびダイオードＤ３を介して
電位ＶＣＰのソースへ結合される。トランジスタＱ５の
エミッタは抵抗器Ｒ５を介して基準電位ＶＥＥのソース
に結合される。 行０デコーダ１６には複数個のトランジスタＱ６°およ
びＱｌｏ、複数個のダイオードＤ４、Ｄ５およびＤ６、
抵抗器Ｒ８および定電流ソース５０が設けられている。 トランジスタＱ６°のベースは抵抗器Ｒ８を介して電位
ｖＣＣのソースへかつダイオードＤ４を介してライン１
７へさらにダイオードＤ５を介してアドレスバッファ５
２の第１の出力に結合されるライン５１へ結合される。 トランジスタＱ６°のコレクタは電位ＶＣＣのソースに
結合される。トランジスタＱ ６０のエミッタは定電流
ソース５０を介して基準電位ＶＥＥのソースへさらにト
ランジスタＱ７°のベースへ結合される。トランジスタ
Ｑ７°のコレクタはダイオードＤ６を介して電位ＶＣＣ
のソースに結合される。トランジスタＱ７°のエミッタ
は行Ｏ（ワードライン３）に結合される。 電流駆動ゲート２２ではまた電流駆動ゲート２１でトラ
ンジスタＱ１°、Ｑ２°、Ｑ３°およびＱ４°に関して
上で説明された態様で相互接続される複数個のトランジ
スタＱｌ’ 、Ｑ２’ 、Ｑ３０およびＱ４’が提１共
される。さらに、Ｑｌｏのエミッタはライン２３により
行プログラム制御回路２０に結合されさらにトランジス
タＱ４°の工ミッタはライン２７によりワードライン４
に結合される。 行ｎデコーダ１８には複数個のトランジスタＱ６°およ
びＱ７’および複数個のダイオードＤ７およびＤ８が提
供されている。トランジスタＱ６°およびＱ７°および
ダイオードＤ７およびＤ８は行Ｏデコーダ１６でのトラ
ンジスタＱ６°およびＱ７°およびダイオードＤ４およ
びＤ５に関して上で説明されたのと同じ態様で相互接続
される。 さらに、ダイオードＤ７はライン１９に結合されさらに
ダイオードＤ８はライン５３によりアドレスバッファ５
２の第２の出力に結合される。トランジスタＱ７°のエ
ミッタは行ｎワードライン４に結合される。トランジス
タＱ６°のベースは制御信号ライン２６によりトランジ
スタＱ１°のベースに結合される。 行アドレスバッファ１５には複数個のエミッタ結合トラ
ンジスタＱ８およびＱ９が設けられている。トランジス
タＱ９のコレクタは抵抗器Ｒ１３を介して電位ＶＣＣの
ソースへかつライン１７により行０デコーダ１６のダイ
オードＤ４へ結合される。トランジスタＱ９のコレクタ
は抵抗器Ｒ１４を介して電位ＶＣＣのソースへかつライ
ン１９により行ｎデコーダ１８でのダイオードＤ７に結
合される。トランジスタＱ８およびＱ９のエミッタはト
ランジスタＱＩＯのコレクタに結合される。 トランジスタＱＩＯのエミッタは抵抗器Ｒ１５を介して
基準電位ＶＥＥのソースに結合される。トランジスタＱ
９のベースは基準電位ＶＢＢのソースに結合されさらに
トランジスタＱＩＯのベースは基準電位■Ｃ８のソース
に結合される。トランジスタＱ８のベースは行アドレス
でビットを受取るために入力パッド５４に結合される。 アドレスバッファ５２でのエミッタ結合トランジスタの
対応の回路網は同様に下でさらに説明されるように、行
アドレスで第２のビットを受取るために入力パッド５５
に結合される。 電流シンクゲート回路３６には複数個のトランジスタＱ
ＩＯ°、ＱｌｌｏおよびＱ１２°、ダイオードＤ９およ
び複数個の抵抗器Ｒ２０、Ｒ２１およびＲ２２が設けら
れている。トランジスタＱ１００のベースは抵抗器Ｒ２
０により電位ソース■ＣＰにかつトランジスタＱ１３°
のコレクタに結合される。トランジスタＱＩＯ°のエミ
ッタは電位ソース■ＣＰにかつライン６０によりトラン
ジスタＱ１１°のコレクタに結合される。トランジスタ
ＱＩＯ°のコレクタはトランジスタＱｌ１０のベースお
よびダイオードＤ９におよび抵抗器Ｒ２１を介してトラ
ンジスタＱ１１°のエミッタおよびトランジスタ０１２
°のベースにさらに抵抗器Ｒ２１およびＲ２２を介して
基準電位ＶＥＥのソースに結合される。トランジスタＱ
１２°のエミッタは電位ＶＣＣのソースに結合されさら
にトランジスタＱ１２°のコレクタはダイオードＤ９お
よびビットライン５に結合される。トランジスタＱ１３
°のベースはライン６１により列０アドレスデコーダ３
１に結合される。トランジスタＱ１３°のエミッタはラ
イン３８に結合される。 列電流シンク回路３７はトランジスタＱ１３１のコレク
タに結合されるトランジスタＱＩＯ’に対応するトラン
ジスタのベースを有する回路３６と同一である。Ｑ１３
’はトランジスタＱ１Ｂ。 に対応する。トランジスタＱ１３°のベースはライン３
９により列ｎアドレスデコーダ３３に結合される。上で
説明された特徴に加えて、列アドレスバッファ３０は列
アドレスでビットを受取るためにパッド６３に結合され
る人力を備えている。 ビットライン５および６の下の方の端部にトランジスタ
０１４°およびＱ１４１が提供されている。トランジス
タＱ１４°のベースは列Ｏアドレスデコーダ出カライン
３９に結合されている。トランジスタＱ１４”のベース
は列ｎアドレスデコーダライン４１に結合される。トラ
ンジスタＱ１４°およびトランジスタＱ１４′のエミッ
タは連結されてかつ定電流ソース６５を介して基準電位
ＶＥＥのソースに結合される。トランジスタＱ１４°の
コレクタはビットライン５に結合されさらにトランジス
タＱ１４°はビットライン６に結合される。定電流ソー
ス６５はまた下で説明されるように、定電流ソースを選
択的にターンオンするかまたはターンオフするために用
いられる制御回路６６に結合される。 またビットライン５および６に結合されて出力がバッフ
ァ回路７１に結合されるセンス増幅器囲路７０が設けら
れる。バッファ回路７１の出力はパッド７２および電位
ＶＰｒｏｇのソースに結合される。 列プログラム回路３５には複数個のトランジスタＱ１５
、Ｑ１６、Ｑ１７およびＱ１８、複数個のダイオードＤ
１５、Ｄ１６、Ｄ１７、Ｄ１８およびＤ１９および複数
個の抵抗器Ｒ２５、Ｒ２６、Ｒ２７、Ｒ２８、Ｒ２９お
よびＲ３０が設けられている。トランジスタＱ１５のベ
ースは抵抗器Ｒ２５およびダイオードＤ１５を介して電
位ＶＣＣのソースに結合される。ダイオードＤ１６はダ
イオードＤ１５および抵抗器Ｒ２５と並列に結合される
。トランジスタＱ１５のエミッタはパッド７２に結合さ
れる。トランジスタＱ１５のコレクタはトランジスタＱ
１６のベースにかつ抵抗５Ｒ２５を介して基準電位ＶＥ
ＥのソースおよびトランジスタＱ１６のエミッタに結合
される。トランジスタＱ１６のコレクタはトランジスタ
Ｑ１７のベースにかつ抵抗器Ｒ２７を介して電位ＶＣＣ
のソースに結合される。トランジスタＱ１７のコレクタ
は電位ｖＣＣのソースに結合される。トランジスタＱ１
７のエミッタはライン３８に結合される。 トランジスタＱ１８のベースは直列結合されたダイオー
ドＤ１８およびＤ１９を介してかつそれに並列に結合さ
れる抵抗器Ｒ２９を介して基準電位ＶＥＥのソースにか
つ抵抗器Ｒ２８およびダイオードＤ１７を介して電位Ｖ
ＣＰのソースに結合される。トランジスタ０１８のエミ
ッタは抵抗器Ｒ３０を介して基準電イ立に結合される。 トランジスタＱ１８のコレクタはライン３８に結合され
る。 この発明の装置は動作モードおよびプログラミングモー
ドを含む。動作モードおよびプログラミングモードの双
方において行アドレスおよび列アドレスはＦＲＯＭ２で
行のうち１つをおよび列のうち１つを選択するた、めに
用いられる。たとえば、第２図およびそこに示される電
位レベルを参照すると、行Ｏと列Ｏの間に接続されるヒ
ユーズが選択されるべきであるならば、−１，８ボルト
の典型的なＥＣＬ電位レベル（論理ローに対応する）は
行アドレスバッファ１５のパッド５４および列アドレス
バッファ３０のパッド６３に印加される。 行大カバッファ１５において、−１，８ボルトの電位は
トランジスタＱ８をターンオフしかつトランジスタＱ９
をターンオンし、それはライン１７に現われる０ボルト
の電位およびライン１９に現われる−１．３５ボルトの
電位を生じる結果となる。ライン１７での０ボルトの電
位はワードライン３での−１，６ボルトの電位およびワ
ードライン４での−２，４ボルトの電位を生じる結果と
なる。列アドレスバッファ３０に印加される−１゜８ボ
ルトの電位はトランジスタ０１４°をターンオ〉するト
ランジスタＱ１４°のベースに結合されるライン６１で
の−２，４ボルトの電位およびトランジスタＱ１４°を
ターンオフするトランジスタＱ１４°のベースに結合さ
れるライン６２での−２，８ボルトの電位を生じる結果
となる。制御回路６６によりターンオンされる定電流ソ
ース６５を用いると、センス増幅器７０と協働する、上
で説明された電位はビットライン５で、ワードライン３
とビットライン５の間に結合されるヒユーズ１０が完全
であるならば−２，２ボルトの電位を、さらにヒユーズ
１０が完全でないならば−２，６ボルトの電位を生ずる
。センス増幅器７０はビットライン５に現われる２つの
可能な電位に対応する出力パッド７２で出力を与えるた
めの手段を備えている。たとえば、−２，２ボルトの電
位が論理ローを表わすならば、センス増幅器７０は出力
パッド７２で−１，８ボルトの電位を与えるであろう。 −２，６ボルトの電位が論理ハイを表わすならば、セン
ス増幅器７０は出力パッド７２で−０，８ボルトの電位
を生じるであろう。これらの出力電位レベルはこの発明
がそれとともに用いられることを意図されている従来の
ＥＣＬ回路と一般に互換性があるように選択される。 その動作モードでのこの発明の装置の動作は単一の行ア
ドレスビットおよび単一の列アドレスビットに関して上
で説明されている。これらはすべてヒユーズ１０ないし
１３のうち１つを選択することが必要とされるビットで
ある。付加的なヒユーズが付加的なワードラインおよび
／またはビットラインに結合されるならば、付加的な行
および列アドレスバッファおよびデコーダゲートが必要
とされる。たとえば、アドレスバッファ５２およびその
出力ＡＮおよびλＮの付加で、２つの付加的なワードラ
インおよびビットライン５および６に結合される４つの
付加的なヒユーズは従来の態様で２つの付加的な行アド
レスデコーダゲートによりアドレス指定されるかもしれ
ない。 動作モードにおいては電位■ＣＰは０でありかつしたが
って、行プログラム制御回路２０、電流駆動ゲート２１
および２２、列プログラム制御回路３５および電流シン
クゲート３６および３７は活動中ではないということが
認められるべきである。 第３図およびそこに示される電位レベルを参照すると、
プログラミングモードにおいて、１つまたはそれ以上の
ヒユーズ１０ないし１３が飛ばされる。たとえば、ヒユ
ーズ１０を飛ばすために、行Ｏ（ワードライン３）およ
び列０（ビットライン５）はそれぞれ行および列アドレ
スバッファ１５および３０のパッド５４および６３に−
１，８ボルトの電位を印加することにより選択される。 これは動作モードにおいてヒユーズ１０の選択で用いら
れる同一の手段および方法である。ヒユーズ１０の選択
に関し、トランジスタＱ６°のベースはＯボルトである
。これはそこに接続されるダイオードのいずれも伝導さ
れないせいである。その後は、ＶＣＰの電位は０ボルト
から＋１５ボルトまで上げられる。トランジスタＱ６°
のベースの０ボルトで、トランジスタＱ１°は可能化さ
れる。電位ｖＣＰが０ボルトから＋１５ボルトまで増加
されると、行プログラム制御回路２０はトランジスタＱ
５のベースで−３，６ボルトの電位を与えさらにトラン
ジスタＱ５のコレクタは０ボルトから−、８ボルトまで
減じられ、トランジスタＱ１°をターンオンする。トラ
ンジスタＱ１°がターンオンすると、トランジスタＱ２
０．Ｑ３０およびＱ４°がターンオンされ、トランジス
タＱ４°のエミッタでおよそ１４ボルトの電位を与える
。 このとき、定電流ソース６５を制御する制御回路６６は
定電流ソース６５をターンオフするように活性化され、
そのため行プログラム制御回路２０および電流駆動ゲー
ト２１の活性化のせいでいずれのヒユーズもうっかり飛
ばされることがないようにする。定電流ソース６５がタ
ーンオフされると、電流はトランジスタ０１４°または
Ｑ１４０を流れないようになるであろう。しかしながら
、トランジスタＱ１３°は列Ｏ制御ライン６１に印加さ
れる−２．４ボルトの電位により可能化される。 最初、０から１５ボルトへの電位ｖＣＰの増加は−５，
２ボルトから−３，６ボルトへトランジスタＱ１８のベ
ースでの電位を増加し、トランジスタＱ１８をターンオ
ンする。トランジスタＱ１８がターンオンすると、電流
はトランジスタＱ１７のエミッタ回路からトランジスタ
Ｑ５のコレクタエミッタ回路を通って流れる。このとき
、トランジスタＱ１３°およびトランジスタＱ１３′は
トランジスタＱ１７のベースでの電位、すなわち０ボル
トがトランジスタ０１３°およびトランジスタＱ１３“
のベースでの電位よりも高い電位にあるという事実のせ
いでオフになる。その後、＋２．７５ボルトが列プログ
ラム制御回路３５に結合される出力パッド７２に印加さ
れる。＋２．７５ボルトの電位が出力パッド７２に印加
されると、トランジスタＱ１５のベースでの電位は−、
５ボルトから＋１．９５ボルトへ増加され、トランジス
タＱ１５をターンオンする。トランジスタＱ１５がター
ンオンされると、トランジスタＱ１６はターンオンされ
、トランジスタＱ１７のベースでの電位を０ボルトから
−５，０ボルトへと下げ、トランジスタＱ１７をターン
オフする。トランジスタＱ１７がターンオフすると、ト
ランジスタＱ１３°がターンオンする。トランジスタＱ
１３゜がターンオンすると、トランジスタＱＩＯ’、Ｑ
１１°および０１２°がターンオンし、電流が電流駆動
ゲート２１でのトランジスタＱ４°のエミッタ回路を通
りさらにヒユーズ１０および列Ｏシンク回路３６でのト
ランジスタＱ１２０を通って流れ、ヒユーズ１０を飛ば
す。電流の大きさは５０ないし１００ミリアンペアの範
囲にある。 この発明の好ましい実施例の前の説明は例示および説明
のために提示されてきた。余すところないことまたはこ
の発明を開示された厳密な形式に制限することは意図さ
れていない。明らかに、多くの修正および変化が当業者
には明らかであろう。 実施例はこの発明の原理およびその実際の用途最もよく
説明し、それにより当業者が熟考された特定の使用に適
するように種々の実施例に対しかつ種々の修正を伴なっ
てこの発明を理解することができるようにするために選
択されかつ説明された。 この発明の範囲が前掲の特許請求の範囲およびその同等
物により規定されることが意図されている。
びプログラミングモード双方で同じアドレス指定回路が
用いられるＥＣＬ ＰＲＯＭ２を読取りかつプログラ
ミングするための手段を含む装置１が提供されている。 装置１にはＥＣＬ ＰＲＯＭ２が設けられている。Ｆ
ＲＯＭ２にはＷＬとも示されている複数個のワードライ
ン３および４、およびＢＬとも示されている複数個のビ
ットライン５および６が設けられている。ワードライン
３に結合されて複数個のヒユーズ１０および１１が設け
られている。ワードライン４に結合されて複数個のヒユ
ーズ１２および１３が設けられている。ヒユーズ１０お
よび１２はまたビットライン５に結合されている。ヒユ
ーズ１１および１３はビットライン６に結合されている
。 ＦＲＯＭ２の左にライン１７により行０デコーダ１６に
第１の出力が結合されかつライン１９にる。行アドレス
バッファ１５の上には行プログラミング制御回路２０が
提供されている。行プログラミング制御回路２０の出力
は制御信号ライン２３により第１の電流駆動ゲート２１
および第２の電流駆動ゲート２２に結合されている。行
０デコーダ１６は制御信号ライン２４により電流駆動ゲ
ート２１に結合されている。電流駆動ゲート２１の出力
はライン２５によりワードライン３に結合されている。 同様に、行ｎデコーダ１８の出力は制御信号ライン２６
により電流駆動ゲート２２に結合されている。電流駆動
ゲート２２の出力はライン２７によりワードライン４に
結合されてい７１゜行アドレスバッファ１５の下には列
アドレスバッファ３０が設けられている。バッファ３０
は第１の出力がライン３２により列Ｏデコーダ３１に結
合されかつ相捕的な第２の出力がライン３４に・より列
ｎデコーダ３３に結合されている。列アドレスバッファ
３０の上には列プログラム制御回路３５が提供されてい
る。回路３５は制御信号ライン３８により第１の電流シ
ンクゲート３６および第２の電流シンクゲート３７に結
合されている。 列０デコーダ３１の出力は制御信号ライン３９により電
流シンクゲート３６に結合されている。電流シンクゲー
ト３６の入力はライン４０によりビットライン５に結合
されている。列ｎデコーダ３３の出力は制御信号ライン
４１により電流シンクゲート３７に結合されている。電
流シンクゲート３７の入力はライン４２によりビットラ
イン６に結合されている。ライン３９および４１はまた
１対のエミッタ結合トランジスタ０１４°およびＱ１４
’のベースに結合される。Ｑ１４°およびＱ１４１１の
コレクタはそれぞれビットライン５および６に結合され
る。Ｑ１４°およびＱ１４°のエミッタは制御回路６６
により制御される定電流ソース６５に結合される。 第２図を参照すると、第１図に関して上で説明された特
徴と実質的に同一である第２図における特徴は同じ識別
番号を持っている。行Ｏ（ワードライン３）に結合され
る電流駆動ゲート回路２１では、複数個のトランジスタ
Ｑ１°、Ｑ２°、Ｑ３°およびＱ ４０が設けられてい
る。トランジスタＱ１°のベースは制御信号ライン２４
により行０デコーダ１６に結合される。トランジスタＱ
１０のエミッタは制御信号ライン２３により行プログラ
ム制御回路２０に結合される。トランジスタＱ１°のコ
レクタは抵抗器Ｒ１を介して電位ＶＣＰのソースに結合
される。トランジスタＱ ２０のエミッタおよびトラン
ジスタＱ３°およびＱ４゜のコレクタはライン５０によ
り電位■ＣＰのソースに結合される。トランジスタＱ２
°のコレクタはＱ３°のベースに、抵抗器Ｒ２によりト
ランジスタＱ３°のエミッタにかつ抵抗器Ｒ３により基
準電位ＶＥＥのソースに結合される。トランジスタＱ３
°のエミッタはトランジスタＱ４°のベースに結合され
る。トランジスタＱ１°のコレクタはライン５２により
トランジスタＱ２°のベースに結合される。トランジス
タＱ４°のエミッタはライン２５により行０ワードライ
ン３に結合される。 行プログラム制御回路２０にはトランジスタＱくν ５、複数個のショットキダイオードＤ１、Ｄ２およびツ
ェナーダイオードＤ３ならびに複数個の抵抗器Ｒ５、Ｒ
６およびＲ７が設けられている。トランジスタＱ５のベ
ースは直列結合されたダイオードＤ１およびＤ２および
それと並列に接続されたＲ６を介して基準電位ＶＥＥの
ソースへかつ抵抗器Ｒ７およびダイオードＤ３を介して
電位ＶＣＰのソースへ結合される。トランジスタＱ５の
エミッタは抵抗器Ｒ５を介して基準電位ＶＥＥのソース
に結合される。 行０デコーダ１６には複数個のトランジスタＱ６°およ
びＱｌｏ、複数個のダイオードＤ４、Ｄ５およびＤ６、
抵抗器Ｒ８および定電流ソース５０が設けられている。 トランジスタＱ６°のベースは抵抗器Ｒ８を介して電位
ｖＣＣのソースへかつダイオードＤ４を介してライン１
７へさらにダイオードＤ５を介してアドレスバッファ５
２の第１の出力に結合されるライン５１へ結合される。 トランジスタＱ６°のコレクタは電位ＶＣＣのソースに
結合される。トランジスタＱ ６０のエミッタは定電流
ソース５０を介して基準電位ＶＥＥのソースへさらにト
ランジスタＱ７°のベースへ結合される。トランジスタ
Ｑ７°のコレクタはダイオードＤ６を介して電位ＶＣＣ
のソースに結合される。トランジスタＱ７°のエミッタ
は行Ｏ（ワードライン３）に結合される。 電流駆動ゲート２２ではまた電流駆動ゲート２１でトラ
ンジスタＱ１°、Ｑ２°、Ｑ３°およびＱ４°に関して
上で説明された態様で相互接続される複数個のトランジ
スタＱｌ’ 、Ｑ２’ 、Ｑ３０およびＱ４’が提１共
される。さらに、Ｑｌｏのエミッタはライン２３により
行プログラム制御回路２０に結合されさらにトランジス
タＱ４°の工ミッタはライン２７によりワードライン４
に結合される。 行ｎデコーダ１８には複数個のトランジスタＱ６°およ
びＱ７’および複数個のダイオードＤ７およびＤ８が提
供されている。トランジスタＱ６°およびＱ７°および
ダイオードＤ７およびＤ８は行Ｏデコーダ１６でのトラ
ンジスタＱ６°およびＱ７°およびダイオードＤ４およ
びＤ５に関して上で説明されたのと同じ態様で相互接続
される。 さらに、ダイオードＤ７はライン１９に結合されさらに
ダイオードＤ８はライン５３によりアドレスバッファ５
２の第２の出力に結合される。トランジスタＱ７°のエ
ミッタは行ｎワードライン４に結合される。トランジス
タＱ６°のベースは制御信号ライン２６によりトランジ
スタＱ１°のベースに結合される。 行アドレスバッファ１５には複数個のエミッタ結合トラ
ンジスタＱ８およびＱ９が設けられている。トランジス
タＱ９のコレクタは抵抗器Ｒ１３を介して電位ＶＣＣの
ソースへかつライン１７により行０デコーダ１６のダイ
オードＤ４へ結合される。トランジスタＱ９のコレクタ
は抵抗器Ｒ１４を介して電位ＶＣＣのソースへかつライ
ン１９により行ｎデコーダ１８でのダイオードＤ７に結
合される。トランジスタＱ８およびＱ９のエミッタはト
ランジスタＱＩＯのコレクタに結合される。 トランジスタＱＩＯのエミッタは抵抗器Ｒ１５を介して
基準電位ＶＥＥのソースに結合される。トランジスタＱ
９のベースは基準電位ＶＢＢのソースに結合されさらに
トランジスタＱＩＯのベースは基準電位■Ｃ８のソース
に結合される。トランジスタＱ８のベースは行アドレス
でビットを受取るために入力パッド５４に結合される。 アドレスバッファ５２でのエミッタ結合トランジスタの
対応の回路網は同様に下でさらに説明されるように、行
アドレスで第２のビットを受取るために入力パッド５５
に結合される。 電流シンクゲート回路３６には複数個のトランジスタＱ
ＩＯ°、ＱｌｌｏおよびＱ１２°、ダイオードＤ９およ
び複数個の抵抗器Ｒ２０、Ｒ２１およびＲ２２が設けら
れている。トランジスタＱ１００のベースは抵抗器Ｒ２
０により電位ソース■ＣＰにかつトランジスタＱ１３°
のコレクタに結合される。トランジスタＱＩＯ°のエミ
ッタは電位ソース■ＣＰにかつライン６０によりトラン
ジスタＱ１１°のコレクタに結合される。トランジスタ
ＱＩＯ°のコレクタはトランジスタＱｌ１０のベースお
よびダイオードＤ９におよび抵抗器Ｒ２１を介してトラ
ンジスタＱ１１°のエミッタおよびトランジスタ０１２
°のベースにさらに抵抗器Ｒ２１およびＲ２２を介して
基準電位ＶＥＥのソースに結合される。トランジスタＱ
１２°のエミッタは電位ＶＣＣのソースに結合されさら
にトランジスタＱ１２°のコレクタはダイオードＤ９お
よびビットライン５に結合される。トランジスタＱ１３
°のベースはライン６１により列０アドレスデコーダ３
１に結合される。トランジスタＱ１３°のエミッタはラ
イン３８に結合される。 列電流シンク回路３７はトランジスタＱ１３１のコレク
タに結合されるトランジスタＱＩＯ’に対応するトラン
ジスタのベースを有する回路３６と同一である。Ｑ１３
’はトランジスタＱ１Ｂ。 に対応する。トランジスタＱ１３°のベースはライン３
９により列ｎアドレスデコーダ３３に結合される。上で
説明された特徴に加えて、列アドレスバッファ３０は列
アドレスでビットを受取るためにパッド６３に結合され
る人力を備えている。 ビットライン５および６の下の方の端部にトランジスタ
０１４°およびＱ１４１が提供されている。トランジス
タＱ１４°のベースは列Ｏアドレスデコーダ出カライン
３９に結合されている。トランジスタＱ１４”のベース
は列ｎアドレスデコーダライン４１に結合される。トラ
ンジスタＱ１４°およびトランジスタＱ１４′のエミッ
タは連結されてかつ定電流ソース６５を介して基準電位
ＶＥＥのソースに結合される。トランジスタＱ１４°の
コレクタはビットライン５に結合されさらにトランジス
タＱ１４°はビットライン６に結合される。定電流ソー
ス６５はまた下で説明されるように、定電流ソースを選
択的にターンオンするかまたはターンオフするために用
いられる制御回路６６に結合される。 またビットライン５および６に結合されて出力がバッフ
ァ回路７１に結合されるセンス増幅器囲路７０が設けら
れる。バッファ回路７１の出力はパッド７２および電位
ＶＰｒｏｇのソースに結合される。 列プログラム回路３５には複数個のトランジスタＱ１５
、Ｑ１６、Ｑ１７およびＱ１８、複数個のダイオードＤ
１５、Ｄ１６、Ｄ１７、Ｄ１８およびＤ１９および複数
個の抵抗器Ｒ２５、Ｒ２６、Ｒ２７、Ｒ２８、Ｒ２９お
よびＲ３０が設けられている。トランジスタＱ１５のベ
ースは抵抗器Ｒ２５およびダイオードＤ１５を介して電
位ＶＣＣのソースに結合される。ダイオードＤ１６はダ
イオードＤ１５および抵抗器Ｒ２５と並列に結合される
。トランジスタＱ１５のエミッタはパッド７２に結合さ
れる。トランジスタＱ１５のコレクタはトランジスタＱ
１６のベースにかつ抵抗５Ｒ２５を介して基準電位ＶＥ
ＥのソースおよびトランジスタＱ１６のエミッタに結合
される。トランジスタＱ１６のコレクタはトランジスタ
Ｑ１７のベースにかつ抵抗器Ｒ２７を介して電位ＶＣＣ
のソースに結合される。トランジスタＱ１７のコレクタ
は電位ｖＣＣのソースに結合される。トランジスタＱ１
７のエミッタはライン３８に結合される。 トランジスタＱ１８のベースは直列結合されたダイオー
ドＤ１８およびＤ１９を介してかつそれに並列に結合さ
れる抵抗器Ｒ２９を介して基準電位ＶＥＥのソースにか
つ抵抗器Ｒ２８およびダイオードＤ１７を介して電位Ｖ
ＣＰのソースに結合される。トランジスタ０１８のエミ
ッタは抵抗器Ｒ３０を介して基準電イ立に結合される。 トランジスタＱ１８のコレクタはライン３８に結合され
る。 この発明の装置は動作モードおよびプログラミングモー
ドを含む。動作モードおよびプログラミングモードの双
方において行アドレスおよび列アドレスはＦＲＯＭ２で
行のうち１つをおよび列のうち１つを選択するた、めに
用いられる。たとえば、第２図およびそこに示される電
位レベルを参照すると、行Ｏと列Ｏの間に接続されるヒ
ユーズが選択されるべきであるならば、−１，８ボルト
の典型的なＥＣＬ電位レベル（論理ローに対応する）は
行アドレスバッファ１５のパッド５４および列アドレス
バッファ３０のパッド６３に印加される。 行大カバッファ１５において、−１，８ボルトの電位は
トランジスタＱ８をターンオフしかつトランジスタＱ９
をターンオンし、それはライン１７に現われる０ボルト
の電位およびライン１９に現われる−１．３５ボルトの
電位を生じる結果となる。ライン１７での０ボルトの電
位はワードライン３での−１，６ボルトの電位およびワ
ードライン４での−２，４ボルトの電位を生じる結果と
なる。列アドレスバッファ３０に印加される−１゜８ボ
ルトの電位はトランジスタ０１４°をターンオ〉するト
ランジスタＱ１４°のベースに結合されるライン６１で
の−２，４ボルトの電位およびトランジスタＱ１４°を
ターンオフするトランジスタＱ１４°のベースに結合さ
れるライン６２での−２，８ボルトの電位を生じる結果
となる。制御回路６６によりターンオンされる定電流ソ
ース６５を用いると、センス増幅器７０と協働する、上
で説明された電位はビットライン５で、ワードライン３
とビットライン５の間に結合されるヒユーズ１０が完全
であるならば−２，２ボルトの電位を、さらにヒユーズ
１０が完全でないならば−２，６ボルトの電位を生ずる
。センス増幅器７０はビットライン５に現われる２つの
可能な電位に対応する出力パッド７２で出力を与えるた
めの手段を備えている。たとえば、−２，２ボルトの電
位が論理ローを表わすならば、センス増幅器７０は出力
パッド７２で−１，８ボルトの電位を与えるであろう。 −２，６ボルトの電位が論理ハイを表わすならば、セン
ス増幅器７０は出力パッド７２で−０，８ボルトの電位
を生じるであろう。これらの出力電位レベルはこの発明
がそれとともに用いられることを意図されている従来の
ＥＣＬ回路と一般に互換性があるように選択される。 その動作モードでのこの発明の装置の動作は単一の行ア
ドレスビットおよび単一の列アドレスビットに関して上
で説明されている。これらはすべてヒユーズ１０ないし
１３のうち１つを選択することが必要とされるビットで
ある。付加的なヒユーズが付加的なワードラインおよび
／またはビットラインに結合されるならば、付加的な行
および列アドレスバッファおよびデコーダゲートが必要
とされる。たとえば、アドレスバッファ５２およびその
出力ＡＮおよびλＮの付加で、２つの付加的なワードラ
インおよびビットライン５および６に結合される４つの
付加的なヒユーズは従来の態様で２つの付加的な行アド
レスデコーダゲートによりアドレス指定されるかもしれ
ない。 動作モードにおいては電位■ＣＰは０でありかつしたが
って、行プログラム制御回路２０、電流駆動ゲート２１
および２２、列プログラム制御回路３５および電流シン
クゲート３６および３７は活動中ではないということが
認められるべきである。 第３図およびそこに示される電位レベルを参照すると、
プログラミングモードにおいて、１つまたはそれ以上の
ヒユーズ１０ないし１３が飛ばされる。たとえば、ヒユ
ーズ１０を飛ばすために、行Ｏ（ワードライン３）およ
び列０（ビットライン５）はそれぞれ行および列アドレ
スバッファ１５および３０のパッド５４および６３に−
１，８ボルトの電位を印加することにより選択される。 これは動作モードにおいてヒユーズ１０の選択で用いら
れる同一の手段および方法である。ヒユーズ１０の選択
に関し、トランジスタＱ６°のベースはＯボルトである
。これはそこに接続されるダイオードのいずれも伝導さ
れないせいである。その後は、ＶＣＰの電位は０ボルト
から＋１５ボルトまで上げられる。トランジスタＱ６°
のベースの０ボルトで、トランジスタＱ１°は可能化さ
れる。電位ｖＣＰが０ボルトから＋１５ボルトまで増加
されると、行プログラム制御回路２０はトランジスタＱ
５のベースで−３，６ボルトの電位を与えさらにトラン
ジスタＱ５のコレクタは０ボルトから−、８ボルトまで
減じられ、トランジスタＱ１°をターンオンする。トラ
ンジスタＱ１°がターンオンすると、トランジスタＱ２
０．Ｑ３０およびＱ４°がターンオンされ、トランジス
タＱ４°のエミッタでおよそ１４ボルトの電位を与える
。 このとき、定電流ソース６５を制御する制御回路６６は
定電流ソース６５をターンオフするように活性化され、
そのため行プログラム制御回路２０および電流駆動ゲー
ト２１の活性化のせいでいずれのヒユーズもうっかり飛
ばされることがないようにする。定電流ソース６５がタ
ーンオフされると、電流はトランジスタ０１４°または
Ｑ１４０を流れないようになるであろう。しかしながら
、トランジスタＱ１３°は列Ｏ制御ライン６１に印加さ
れる−２．４ボルトの電位により可能化される。 最初、０から１５ボルトへの電位ｖＣＰの増加は−５，
２ボルトから−３，６ボルトへトランジスタＱ１８のベ
ースでの電位を増加し、トランジスタＱ１８をターンオ
ンする。トランジスタＱ１８がターンオンすると、電流
はトランジスタＱ１７のエミッタ回路からトランジスタ
Ｑ５のコレクタエミッタ回路を通って流れる。このとき
、トランジスタＱ１３°およびトランジスタＱ１３′は
トランジスタＱ１７のベースでの電位、すなわち０ボル
トがトランジスタ０１３°およびトランジスタＱ１３“
のベースでの電位よりも高い電位にあるという事実のせ
いでオフになる。その後、＋２．７５ボルトが列プログ
ラム制御回路３５に結合される出力パッド７２に印加さ
れる。＋２．７５ボルトの電位が出力パッド７２に印加
されると、トランジスタＱ１５のベースでの電位は−、
５ボルトから＋１．９５ボルトへ増加され、トランジス
タＱ１５をターンオンする。トランジスタＱ１５がター
ンオンされると、トランジスタＱ１６はターンオンされ
、トランジスタＱ１７のベースでの電位を０ボルトから
−５，０ボルトへと下げ、トランジスタＱ１７をターン
オフする。トランジスタＱ１７がターンオフすると、ト
ランジスタＱ１３°がターンオンする。トランジスタＱ
１３゜がターンオンすると、トランジスタＱＩＯ’、Ｑ
１１°および０１２°がターンオンし、電流が電流駆動
ゲート２１でのトランジスタＱ４°のエミッタ回路を通
りさらにヒユーズ１０および列Ｏシンク回路３６でのト
ランジスタＱ１２０を通って流れ、ヒユーズ１０を飛ば
す。電流の大きさは５０ないし１００ミリアンペアの範
囲にある。 この発明の好ましい実施例の前の説明は例示および説明
のために提示されてきた。余すところないことまたはこ
の発明を開示された厳密な形式に制限することは意図さ
れていない。明らかに、多くの修正および変化が当業者
には明らかであろう。 実施例はこの発明の原理およびその実際の用途最もよく
説明し、それにより当業者が熟考された特定の使用に適
するように種々の実施例に対しかつ種々の修正を伴なっ
てこの発明を理解することができるようにするために選
択されかつ説明された。 この発明の範囲が前掲の特許請求の範囲およびその同等
物により規定されることが意図されている。
第１図はこの発明に従ったＥＣＬ ＰＲＯＭお位レベ
ルを示す第１図の装置のより詳細なブロッ択された電位
レベルを示す第１図の装置のより詳細なブロック図であ
りさらに概略図である。 図において、１は装置、２はＥＣＬ ＰＲＯＭ。 ３および４はワードライン、５および６はビットライン
、１０．１１．１２および１３はヒユーズ、１５は行ア
ドレスバッファ、１６は行０デコーダ、１７はライン、
１８は行ｎデコーダ、１９はライン、２０は行プログラ
ミング制御回路、２１および２２は電流駆動ゲート、２
３および２４は制御信号ライン、２５はライン、２６は
制御信号ライン、２７はライン、３０は列アドレスバッ
ファ、３１は列０デコーダ、３２はライン、３３は列ｎ
デコーダ、３４はライン、３５は列プログラム制御回路
、３６および３７は電流シンクゲート、３８および３９
は制御信号ライン、４０および４２はライン、６５は定
電流ソース、６６は制御回路である。 特許出願人 アドバンスト・マイクロφディバイシズ・
インコーポレーテッド
ルを示す第１図の装置のより詳細なブロッ択された電位
レベルを示す第１図の装置のより詳細なブロック図であ
りさらに概略図である。 図において、１は装置、２はＥＣＬ ＰＲＯＭ。 ３および４はワードライン、５および６はビットライン
、１０．１１．１２および１３はヒユーズ、１５は行ア
ドレスバッファ、１６は行０デコーダ、１７はライン、
１８は行ｎデコーダ、１９はライン、２０は行プログラ
ミング制御回路、２１および２２は電流駆動ゲート、２
３および２４は制御信号ライン、２５はライン、２６は
制御信号ライン、２７はライン、３０は列アドレスバッ
ファ、３１は列０デコーダ、３２はライン、３３は列ｎ
デコーダ、３４はライン、３５は列プログラム制御回路
、３６および３７は電流シンクゲート、３８および３９
は制御信号ライン、４０および４２はライン、６５は定
電流ソース、６６は制御回路である。 特許出願人 アドバンスト・マイクロφディバイシズ・
インコーポレーテッド
Claims (9)
- （１）複数個のアドレス指定可能なヒューズを有するＥ
ＣＬＰＲＯＭをプログラミングするための装置であって
、 前記ヒューズのうち選択された１つをアドレス指定する
ためのＥＣＬトランジスタ手段と、さらに 前記アドレス指定手段およびプログラム制御信号に応答
する前記アドレス指定手段に結合され前記ヒューズのう
ち前記選択された１つを飛ばすための手段とを含む、装
置。 - （２）複数個のアドレス指定可能なヒューズを有するＥ
ＣＬＰＲＯＭを読取りかつプログラミングするための装
置であって、 エミッタ結合トランジスタ手段を含み、前記ヒューズを
アドレス指定するための手段と、 前記ヒューズのうち前記選択された１つが前記アドレス
指定手段によりアドレス指定されるとき前記ヒューズの
うち選択された１つに対応する予め定められた電位を与
えるための前記アドレス指定手段に置かれる手段と、 前記選択されたヒューズが飛ばされるべきときに制御信
号を与えるための手段と、さらに 前記電位および前記制御信号に応答する前記選択された
ヒューズに結合され前記選択されたヒューズを飛ばすの
に十分な大きさを有する電流が前記選択されたヒューズ
を介して流れることを引き起こすための手段とを含む、
装置。 - （３）複数個のアドレス指定可能なヒューズを有するＥ
ＣＬＰＲＯＭを読取りかつプログラミングするための装
置であって、 相補的な第１および第２の出力を有するＥＣＬ行アドレ
スバッファと、 前記ＥＣＬ行アドレスバッファの前記第１の出力に結合
される第１の行デコーダゲートと、前記ＥＣＬ行アドレ
スバッファの前記第２の出力に結合される第２の行デコ
ーダゲートと、前記第１の行デコーダゲートに結合され
る第１の電流駆動ゲート回路と、 前記第２の行デコーダゲートに結合される第２の電流駆
動ゲート回路と、 前記第１および前記第２の電流駆動ゲート回路に結合さ
れ、前記ヒューズのうち選択された１つが飛ばされるべ
きときに行制御信号を与えるための行プログラム制御回
路と、 前記第１の行デコーダおよび前記第１の電流駆動ゲート
に前記複数個のヒューズのうち第１および第２のものを
結合するための第１の手段と、前記第２の行デコーダゲ
ートおよび前記第２の電流駆動ゲートに前記複数個のヒ
ューズのうち第３および第４のものを結合するための第
２の手段と、 相補的な第１および第２の出力を有するＥＣＬ列アドレ
スバッファと、 前記ＥＣＬ列アドレスバッファの前記第１の出力に結合
される第１の列デコーダと、 前記ＥＣＬ列アドレスバッファの前記第２の出力に結合
される第２の列デコーダと、 前記第１の列デコーダゲート回路に結合される第１の電
流シンクゲートと、 前記第２の列デコーダゲートに結合される第２の電流シ
ンクゲートと、 前記第１および前記第２の電流シンクゲートに結合され
、前記ヒューズのうち選択された１つが飛ばされるべき
ときに列制御信号を与えるための列プログラム制御回路
と、 前記第１の列デコーダゲートおよび前記第１の電流シン
クゲートに前記複数個のヒューズのうち前記第１および
前記第３のものを結合するための第３の手段と、 前記第２の列デコーダおよび前記第２の電流シンクゲー
トに前記複数個のヒューズのうち前記第２および前記第
４のものを結合するための第４の手段と、 前記ヒューズのうち選択された１つに対応する前記行お
よび列アドレスバッファからの出力に応答する前記行お
よび列デコーダにおかれ、前記ヒューズのうち選択され
たものが選択されるとき、それぞれ前記ヒューズのうち
前記選択されたものに対応する第１および第２の信号を
与えるための手段と、さらに 前記第１および前記第２の信号、前記行制御信号および
前記列制御信号に応答し、前記電流駆動ゲートおよび前
記電流シンクゲートに置かれ、前記ヒューズを飛ばすの
に十分な大きさを有する電流が前記選択されたヒューズ
を介して流れることを引き起こすための手段とを含む、
装置。 - （４）複数個のワードライン、複数個のビットライン、
複数個のヒューズ、前記ワードラインの各々に予め定め
られた数の前記複数個のヒューズを結合するための手段
、前記複数個のビットラインのうち異なる１つに前記予
め定められた数の前記複数個のヒューズの各々を結合す
るための手段、および前記ワードラインおよび前記ビッ
トラインに結合される行および列アドレスに応答するエ
ミッタ結合トランジスタ手段を含み、前記複数個のワー
ドラインのうちの１つと前記複数個のビットラインのう
ちの１つとの間に結合されるヒューズを選択するための
行および列アドレス指定手段を有するＥＣＬＰＲＯＭを
読取りかつプログラミングするための装置であって、 複数個の電流駆動ゲートと、 前記複数個のワードラインの各々に前記電流駆動ゲート
のうち１つを結合するための手段と、前記行アドレスに
より選択されるワードラインに対応するワードラインの
選択された制御信号を与えるための前記行アドレス指定
手段での手段と、それに与えられる電位の予め定められ
た変化に応答し、前記選択されたワードラインに結合さ
れるヒューズが飛ばされるべきときに行プログラム制御
信号を発生するための行プログラミング制御手段と、 前記複数個の電流駆動ゲートの各々に前記行プログラム
制御信号を結合するための手段と、前記ワードラインの
選択された制御信号、前記行プログラム制御信号および
それに与えられる電位の予め定められた変化に応答する
前記選択されたワードラインに結合され、前記選択され
たワードラインに結合される前記電流駆動ゲートが前記
選択されたワードラインに予め定められた電流を与える
ことを可能にするための前記電流駆動ゲートでの手段と
、 複数個の電流シンクゲートと、 前記複数個のビットラインの各々に前記電流シンクゲー
トのうち１つを結合するための手段と、前記列アドレス
により選択されるビットラインに対応するビットライン
の選択された制御信号を与えるための前記列アドレス指
定手段での手段と、電位の予め定められた変化およびそ
れに与えられる外部制御信号に応答し、前記選択された
ビットラインに結合されるヒューズが飛ばされるべきと
きに列プログラム制御信号を発生するための列プログラ
ミング制御手段と、 前記電流シンクゲートの各々に前記列プログラム制御信
号を結合するための手段と、さらに前記列プログラム制
御信号およびそれに与えられる電位の予め定められた変
化に応答する前記選択されたビットラインに結合され、
前記選択されたワードラインと前記選択されたビットラ
インとの間に結合される前記選択されたヒューズを介し
て前記予め定められた電流をシンクするための前記電流
シンクゲートでの手段とを含む、装置。 - （５）前記電流駆動ゲートの各々が、 第１、第２、第３および第４のトランジスタと、電位の
前記予め定められた変化のソースおよび前記第２のトラ
ンジスタのベースに前記第１のトランジスタのコレクタ
、前記第２のトランジスタのエミッタおよび前記第３お
よび第４のトランジスタのコレクタを結合するための手
段と、さらに基準電位、前記第３のトランジスタのベー
スおよびエミッタ、および前記第４のトランジスタのベ
ースに前記第２のトランジスタのコレクタを結合するた
めの手段とを含み、さらに前記複数個のワードラインの
各々に前記電流駆動ゲートのうち１つを結合するための
前記手段が前記ワードラインに前記第４のトランジスタ
のエミッタを結合するための手段を含む、特許請求の範
囲第４項に記載の装置。 - （６）前記行アドレス指定手段が、 複数個の行デコード回路を含み、前記行デコード回路の
各々が複数個のダイオードを有し、複数個のエミッタ結
合トランジスタ行アドレスバッファ回路を含み、前記回
路の各々が行アドレスでのビットに応答して相補的な第
１および第２の出力を提供するための手段を有し、 前記行デコード回路のうち２つの各々で前記ダイオード
のうち１つの第１の電極に前記第１および前記第２の出
力を結合するための手段と、電位のソースに前記ダイオ
ードの各々の第２の電極を結合するための手段とを含み
、さらに前記ワードライン選択制御信号を与えるための
前記手段が前記ダイオードの前記第２の電極と電位の前
記ソースとの間に置かれるノードを含む、特許請求の範
囲第４項に記載の装置。 - （７）前記行プログラム制御信号発生手段がトランジス
タと、 第１のダイオード回路手段と、 第２のダイオード回路手段と、 電位の前記予め定められた変化のソース、前記トランジ
スタのベースおよび基準電位に前記第１のダイオード回
路手段を結合するための手段と、前記トランジスタの前
記ベースと前記基準電位との間に前記第２のダイオード
回路手段を結合するための手段と、さらに 前記基準電位に前記トランジスタのエミッタを結合する
ための手段とを含み、さらに 前記複数個の電流駆動ゲートの各々に前記行プログラム
制御信号を結合するための前記手段が前記電流駆動ゲー
トの各々に前記トランジスタのコレクタを結合するため
の手段を含む、特許請求の範囲第４項に記載の装置。 - （８）前記列プログラム制御信号発生手段が、第１、第
２、第３および第４のトランジスタと、電位のソースに
前記第１のトランジスタのベースを結合するための手段
と、 前記外部制御信号のソースに前記第１のトランジスタの
エミッタを結合するための手段と、基準電位および前記
第２のトランジスタのベースおよびエミッタに前記第１
のトランジスタのコレクタを結合するための手段と、 電位のソースおよび前記第３のトランジスタのベースに
前記第２のトランジスタのコレクタを結合するための手
段と、 電位の前記ソースに前記第３のトランジスタのコレクタ
を結合するための手段と、 前記第４のトランジスタのコレクタに前記第３のトラン
ジスタのエミッタを結合するための手段と、 第１および第２のダイオード回路手段と、 電位の前記予め定められた変化のソース、基準電位およ
び前記第４のトランジスタのベースに前記第１のダイオ
ード回路手段を結合するための手段と、さらに 基準電位の前記ソースに前記第４のトランジスタのエミ
ッタを結合するための手段とを含み、さらに前記電流シ
ンクゲートの各々に前記列プログラム制御信号を結合す
るための前記手段が、前記選択されたビットラインに結
合される電流シンクゲートをターンオンするために前記
電流シンクゲートに前記第３のトランジスタの前記エミ
ッタおよび前記第４のトランジスタの前記コレクタを結
合するための手段を含む、特許請求の範囲第４項に記載
の装置。 - （９）複数個のアドレス指定可能なヒューズを有するＥ
ＣＬＰＲＯＭをプログラミングする方法であつて、 前記ＰＲＯＭからデータを読取るために用いられる同じ
ＥＣＬアドレス回路を用いて前記ヒューズのうち選択さ
れた１つをアドレス指定する段階と、 前記ヒューズのうち前記選択された１つに対応する前記
ＥＣＬアドレス回路で制御信号を発生する段階と、さら
に 前記制御信号に応答して前記ヒューズのうち前記選択さ
れたものを飛ばす段階とを含む、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/891,507 US4887241A (en) | 1986-07-31 | 1986-07-31 | ECL PROM programming method and apparatus using ECL addressing means |
| US891507 | 1992-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337895A true JPS6337895A (ja) | 1988-02-18 |
Family
ID=25398311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62184645A Pending JPS6337895A (ja) | 1986-07-31 | 1987-07-23 | 複数個のアドレス指定可能なヒュ−ズを有するｅｃｌ ｐｒｏｍをプログラミングするための装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4887241A (ja) |
| EP (1) | EP0255769A3 (ja) |
| JP (1) | JPS6337895A (ja) |
Families Citing this family (8)
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| US5045726A (en) * | 1990-05-16 | 1991-09-03 | North American Philips Corporation | Low power programming circuit for user programmable digital logic array |
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1986
- 1986-07-31 US US06/891,507 patent/US4887241A/en not_active Expired - Lifetime
-
1987
- 1987-07-23 EP EP87306512A patent/EP0255769A3/en not_active Withdrawn
- 1987-07-23 JP JP62184645A patent/JPS6337895A/ja active Pending
Patent Citations (4)
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| JPS61119809U (ja) * | 1985-01-16 | 1986-07-29 | ||
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0255769A3 (en) | 1990-06-20 |
| EP0255769A2 (en) | 1988-02-10 |
| US4887241A (en) | 1989-12-12 |
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