JPH08263994A - プログラマブルリードオンリメモリ - Google Patents
プログラマブルリードオンリメモリInfo
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- JPH08263994A JPH08263994A JP6407495A JP6407495A JPH08263994A JP H08263994 A JPH08263994 A JP H08263994A JP 6407495 A JP6407495 A JP 6407495A JP 6407495 A JP6407495 A JP 6407495A JP H08263994 A JPH08263994 A JP H08263994A
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- JP
- Japan
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- address
- decoder
- constant current
- circuit
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Abstract
(57)【要約】
【目的】本発明は、アンチヒューズを用いたプログラマ
ブルリードオンリメモリ（ＰＲＯＭ）に関し、汎用のＰ
ＲＯＭライタをそのまま用いて、しかも定電流書込み方
式により、同時に所定のビット幅ずつ書き込む。 【構成】同時にアクセスされる、例えば８ビット、１６
ビット等の１ワード分の定電流回路を備え、書込みデー
タに応じたビット線を定電流回路に接続する。
ブルリードオンリメモリ（ＰＲＯＭ）に関し、汎用のＰ
ＲＯＭライタをそのまま用いて、しかも定電流書込み方
式により、同時に所定のビット幅ずつ書き込む。 【構成】同時にアクセスされる、例えば８ビット、１６
ビット等の１ワード分の定電流回路を備え、書込みデー
タに応じたビット線を定電流回路に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、アンチヒューズを用い
たプログラマブルリードオンリメモリ（ＰＲＯＭ）に関
する。
たプログラマブルリードオンリメモリ（ＰＲＯＭ）に関
する。
【０００２】
【従来の技術】従来より、製品完成後所望データを書込
み、その後読出し専用メモリとして用いる、いわゆるＰ
ＲＯＭが広く用いられている。このＰＲＯＭは、製造中
に固定的にデータを書込んでしまうＲＯＭと異なり、あ
とでデータを書き込むことができることから少量ロット
等の用途に広く使用されている。
み、その後読出し専用メモリとして用いる、いわゆるＰ
ＲＯＭが広く用いられている。このＰＲＯＭは、製造中
に固定的にデータを書込んでしまうＲＯＭと異なり、あ
とでデータを書き込むことができることから少量ロット
等の用途に広く使用されている。
【０００３】このＰＲＯＭにおけるデータ記憶方式につ
いて、ヒューズを記憶素子として用いる方式が従来提案
されているが、近年、ヒューズに代わり、いわゆるアン
チヒューズを記憶素子として用いる方式が注目されてき
ている。アンチヒューズとは、通常の動作電圧よりも高
い電圧が印加されると、それまで絶縁状態（以下、「オ
フ状態」と称する）にあったものが絶縁破壊等により導
通状態（以下、「オン状態」と称する）となる素子をい
い、例えばいわゆるビアホール１つ分等、極めて小さな
寸法で半導体集積回路に作り込むことができ、ヒューズ
よりも高集積化に適する素子として注目されている。
いて、ヒューズを記憶素子として用いる方式が従来提案
されているが、近年、ヒューズに代わり、いわゆるアン
チヒューズを記憶素子として用いる方式が注目されてき
ている。アンチヒューズとは、通常の動作電圧よりも高
い電圧が印加されると、それまで絶縁状態（以下、「オ
フ状態」と称する）にあったものが絶縁破壊等により導
通状態（以下、「オン状態」と称する）となる素子をい
い、例えばいわゆるビアホール１つ分等、極めて小さな
寸法で半導体集積回路に作り込むことができ、ヒューズ
よりも高集積化に適する素子として注目されている。
【０００４】
【発明が解決しようとする課題】ＰＲＯＭの記憶素子に
アンチヒューズを用いた場合のデータ書込みの方式につ
いて、例えば特開平５−２６６６８２号公報等に提案が
ある。この提案の書込み方式は、アンチヒューズに所定
の定電圧を印加してそのアンチヒューズをオフ状態から
オン状態へと変化させようというものである。ところ
が、この書込み方式では、オフ状態にあったアンチヒュ
ーズが絶縁破壊等によりオン状態に移行した瞬間からそ
の定電圧印加を終了させる迄の間不要な過大電流が流れ
込み、この過大電流によってオン状態にあるアンチヒュ
ーズの抵抗（オン抵抗）が大きくばらつく結果となり、
さらには溶断を生じて再度オフ状態となってしまう場合
もある。
アンチヒューズを用いた場合のデータ書込みの方式につ
いて、例えば特開平５−２６６６８２号公報等に提案が
ある。この提案の書込み方式は、アンチヒューズに所定
の定電圧を印加してそのアンチヒューズをオフ状態から
オン状態へと変化させようというものである。ところ
が、この書込み方式では、オフ状態にあったアンチヒュ
ーズが絶縁破壊等によりオン状態に移行した瞬間からそ
の定電圧印加を終了させる迄の間不要な過大電流が流れ
込み、この過大電流によってオン状態にあるアンチヒュ
ーズの抵抗（オン抵抗）が大きくばらつく結果となり、
さらには溶断を生じて再度オフ状態となってしまう場合
もある。
【０００５】このような問題の発生を防止するため、定
電流により、アンチヒューズに書き込むことが考えられ
る。ヒューズを記憶素子として用いたＰＲＯＭについて
は定電流で書き込みを行なった例がある（「ＮＥＣ デ
ータ・ブック ＩＣメモリ１９８９／１９９０ 日本電
気株式会社半導体応用技術本部編集 日本電気株式会社
半導体マーケティング本部発行 参照）。
電流により、アンチヒューズに書き込むことが考えられ
る。ヒューズを記憶素子として用いたＰＲＯＭについて
は定電流で書き込みを行なった例がある（「ＮＥＣ デ
ータ・ブック ＩＣメモリ１９８９／１９９０ 日本電
気株式会社半導体応用技術本部編集 日本電気株式会社
半導体マーケティング本部発行 参照）。
【０００６】しかし、ここに提案されている定電流書込
み方式は、定電圧源から比較電圧を作り、一方、ヒュー
ズへの流入電流を電圧に変換して上記比較電圧と比較し
て電流を制御し、かつその流入電流が一定値以上になら
ないようクランプするという複雑な制御回路を外付けす
る必要があり、しかも１ビットずつしか書き込みを行な
うことができず書込みに時間がかかり、さらに、特殊な
書込み方式であることから書込みにあたって専用のＰＲ
ＯＭライタが必要となるという問題がある。
み方式は、定電圧源から比較電圧を作り、一方、ヒュー
ズへの流入電流を電圧に変換して上記比較電圧と比較し
て電流を制御し、かつその流入電流が一定値以上になら
ないようクランプするという複雑な制御回路を外付けす
る必要があり、しかも１ビットずつしか書き込みを行な
うことができず書込みに時間がかかり、さらに、特殊な
書込み方式であることから書込みにあたって専用のＰＲ
ＯＭライタが必要となるという問題がある。
【０００７】本発明は、上記事情に鑑み、汎用のＰＲＯ
Ｍライタをそのまま用いて、しかも定電流書込み方式に
より、同時に所定のビット幅ずつ書き込むことのできる
ＰＲＯＭを提供することを目的とする。
Ｍライタをそのまま用いて、しかも定電流書込み方式に
より、同時に所定のビット幅ずつ書き込むことのできる
ＰＲＯＭを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明のＰＲＯＭは、第１の方向に延びる複数のビット線
と、該第１の方向と交わる第２の方向に延びる複数のワ
ード線と、アドレスのうちの一部である第１のアドレス
を入力し入力された第１のアドレスに対応する複数のビ
ット線を選択する第１のデコーダと、アドレスのうちの
他の一部である第２のアドレスを入力し入力された第２
のアドレスに対応するワード線を選択する第２のデコー
ダと、第１のデコーダにより選択された複数のビット線
と第２のデコーダにより選択されたワード線との各交点
のデータを読み出すデータ読出回路とを備えたＰＲＯＭ
において、上記複数のビット線と上記複数のワード線と
の各交点に配置された、所定の書込みモードにおいて電
圧が印加されることにより導通する、各交点のデータを
規定するアンチヒューズと、複数の定電流回路とを備
え、上記第１のデコーダが、書込みモード時に、第１の
アドレスに対応する複数のビット線のうち、これら複数
のビット線と、第２のアドレスに対応するワード線との
各交点に書き込むべきデータに応じたビット線を、上記
定電流回路に接続するものであることを特徴とする。
明のＰＲＯＭは、第１の方向に延びる複数のビット線
と、該第１の方向と交わる第２の方向に延びる複数のワ
ード線と、アドレスのうちの一部である第１のアドレス
を入力し入力された第１のアドレスに対応する複数のビ
ット線を選択する第１のデコーダと、アドレスのうちの
他の一部である第２のアドレスを入力し入力された第２
のアドレスに対応するワード線を選択する第２のデコー
ダと、第１のデコーダにより選択された複数のビット線
と第２のデコーダにより選択されたワード線との各交点
のデータを読み出すデータ読出回路とを備えたＰＲＯＭ
において、上記複数のビット線と上記複数のワード線と
の各交点に配置された、所定の書込みモードにおいて電
圧が印加されることにより導通する、各交点のデータを
規定するアンチヒューズと、複数の定電流回路とを備
え、上記第１のデコーダが、書込みモード時に、第１の
アドレスに対応する複数のビット線のうち、これら複数
のビット線と、第２のアドレスに対応するワード線との
各交点に書き込むべきデータに応じたビット線を、上記
定電流回路に接続するものであることを特徴とする。
【０００９】ここで、本発明のＰＲＯＭにおいて、書込
みモード時に基準電流を発生させる基準電流発生回路を
備え、上記定電流回路が、カレントミラー回路により、
基準電流発生回路に発生した基準電流に対応した定電流
を供給するものであることが好ましい。
みモード時に基準電流を発生させる基準電流発生回路を
備え、上記定電流回路が、カレントミラー回路により、
基準電流発生回路に発生した基準電流に対応した定電流
を供給するものであることが好ましい。
【００１０】
【作用】本発明のＰＲＯＭは、複数の定電流回路、典型
的には、同時にアクセスされる、例えば８ビット、１６
ビット等の１ワード分の定電流回路を備え、第１のデコ
ーダに、書込みデータに応じたビット線を定電流回路に
接続する機能を持たせたため、外部からは、上記定電流
回路を駆動するための定電圧を供給し、従来のＰＲＯＭ
ライタを用いて、アドレスを指定してそのアドレスに書
き込むべきデータを入力するだけで済み、このように従
来のＰＲＯＭライタを用い、データ書込みを高速に行な
うことのできるＰＲＯＭが構成される。
的には、同時にアクセスされる、例えば８ビット、１６
ビット等の１ワード分の定電流回路を備え、第１のデコ
ーダに、書込みデータに応じたビット線を定電流回路に
接続する機能を持たせたため、外部からは、上記定電流
回路を駆動するための定電圧を供給し、従来のＰＲＯＭ
ライタを用いて、アドレスを指定してそのアドレスに書
き込むべきデータを入力するだけで済み、このように従
来のＰＲＯＭライタを用い、データ書込みを高速に行な
うことのできるＰＲＯＭが構成される。
【００１１】ここで、本発明のＰＲＯＭにおいて、上記
基準電流発生回路を備え、カレントミラー回路により、
各アンチヒューズに各定電流を供給するよう構成する
と、構成の極めて簡単な回路で、複数の定電流回路、典
型的には同時にアクセスされるビット幅分の定電流回路
を構成することができる。
基準電流発生回路を備え、カレントミラー回路により、
各アンチヒューズに各定電流を供給するよう構成する
と、構成の極めて簡単な回路で、複数の定電流回路、典
型的には同時にアクセスされるビット幅分の定電流回路
を構成することができる。
【００１２】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のＰＲＯＭの回路図である。この図１に示
すＰＲＯＭには、この図１の縦方向に延びる多数本のビ
ット線１＿１＿１，１＿１＿２，…，１＿１＿Ｎ；１＿
２＿１，１＿２＿２，…，１＿２＿Ｎ；…；１＿ｍ＿
１，１＿ｍ＿２，…，１＿ｍ＿Ｎ、および横方向に延び
る多数本のワード線２＿１，２＿２，…，２＿ｎが備え
られている。
１は、本発明のＰＲＯＭの回路図である。この図１に示
すＰＲＯＭには、この図１の縦方向に延びる多数本のビ
ット線１＿１＿１，１＿１＿２，…，１＿１＿Ｎ；１＿
２＿１，１＿２＿２，…，１＿２＿Ｎ；…；１＿ｍ＿
１，１＿ｍ＿２，…，１＿ｍ＿Ｎ、および横方向に延び
る多数本のワード線２＿１，２＿２，…，２＿ｎが備え
られている。
【００１３】各ビット線１＿１＿１，１＿１＿２，…，
１＿１＿Ｎ；１＿２＿１，１＿２＿２，…，１＿２＿
Ｎ；…；１＿ｍ＿１，１＿ｍ＿２，…，１＿ｍ＿Ｎに
は、各スイッチトランジスタ３＿１＿１，３＿１＿２，
…，３＿１＿Ｎ；３＿２＿１，３＿２＿２，…，３＿２
＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿２，…，３＿ｍ＿Ｎが
配置されており、各Ｎ個のスイッチトランジスタ３＿１
＿１，３＿１＿２，…，３＿１＿Ｎ；３＿２＿１，３＿
２＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿
２，…，３＿ｍ＿Ｎ毎に一端が共通接続されて、センス
アンプ４および定電流源５に接続されている。
１＿１＿Ｎ；１＿２＿１，１＿２＿２，…，１＿２＿
Ｎ；…；１＿ｍ＿１，１＿ｍ＿２，…，１＿ｍ＿Ｎに
は、各スイッチトランジスタ３＿１＿１，３＿１＿２，
…，３＿１＿Ｎ；３＿２＿１，３＿２＿２，…，３＿２
＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿２，…，３＿ｍ＿Ｎが
配置されており、各Ｎ個のスイッチトランジスタ３＿１
＿１，３＿１＿２，…，３＿１＿Ｎ；３＿２＿１，３＿
２＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿
２，…，３＿ｍ＿Ｎ毎に一端が共通接続されて、センス
アンプ４および定電流源５に接続されている。
【００１４】それらのスイッチトランジスタ３＿１＿
１，３＿１＿２，…，３＿１＿Ｎ；３＿２＿１，３＿２
＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿２，
…，３＿ｍ＿Ｎのゲートは、各Ｎ個のスイッチトランジ
スタ３＿１＿１，３＿１＿２，…，３＿１＿Ｎ；３＿２
＿１，３＿２＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，
３＿ｍ＿２，…，３＿ｍ＿Ｎ毎に各カラムドライバ８＿
１，８＿２，…，８＿ｍに接続されており、各カラムド
ライバ８＿１，８＿２，…，８＿ｍは、カラムデコーダ
７で上位アドレスがデコードされてそのカラムデコーダ
７から出力されたデコード信号に応じて、接続された各
Ｎ個のスイッチトランジスタ３＿１＿１，３＿１＿２，
…，３＿１＿Ｎ；３＿２＿１，３＿２＿２，…，３＿２
＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿２，…，３＿ｍ＿Ｎの
うちの最大各１個のスイッチトランジスタをオンにす
る。すなわち、このＰＲＯＭは、ｍビットで、同時にア
クセスされる１ワードが構成されている。ただし書込み
モードにおいては、後述するように、各カラムドライバ
８＿１，８＿２，…，８＿ｍは、カラムデコーダ７から
送られてきたデコード信号とともに書込みデータに応じ
て、Ｎ個のうちの１つのスイッチトランジスタをオンに
し、あるいは、Ｎ個の全てのスイッチトランジスタをオ
フのままにとどめる。
１，３＿１＿２，…，３＿１＿Ｎ；３＿２＿１，３＿２
＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿２，
…，３＿ｍ＿Ｎのゲートは、各Ｎ個のスイッチトランジ
スタ３＿１＿１，３＿１＿２，…，３＿１＿Ｎ；３＿２
＿１，３＿２＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，
３＿ｍ＿２，…，３＿ｍ＿Ｎ毎に各カラムドライバ８＿
１，８＿２，…，８＿ｍに接続されており、各カラムド
ライバ８＿１，８＿２，…，８＿ｍは、カラムデコーダ
７で上位アドレスがデコードされてそのカラムデコーダ
７から出力されたデコード信号に応じて、接続された各
Ｎ個のスイッチトランジスタ３＿１＿１，３＿１＿２，
…，３＿１＿Ｎ；３＿２＿１，３＿２＿２，…，３＿２
＿Ｎ；…；３＿ｍ＿１，３＿ｍ＿２，…，３＿ｍ＿Ｎの
うちの最大各１個のスイッチトランジスタをオンにす
る。すなわち、このＰＲＯＭは、ｍビットで、同時にア
クセスされる１ワードが構成されている。ただし書込み
モードにおいては、後述するように、各カラムドライバ
８＿１，８＿２，…，８＿ｍは、カラムデコーダ７から
送られてきたデコード信号とともに書込みデータに応じ
て、Ｎ個のうちの１つのスイッチトランジスタをオンに
し、あるいは、Ｎ個の全てのスイッチトランジスタをオ
フのままにとどめる。
【００１５】またワード線２＿１，２＿２，…，２＿ｎ
は、ローデコーダ８により、下位アドレスに応じた１本
が選択的に活性化（‘Ｈ’レベル）される。各ビット線
１＿１＿１，１＿１＿２，…，１＿１＿Ｎ；１＿２＿
１，１＿２＿２，…，１＿２＿Ｎ；…；１＿ｍ＿１，１
＿ｍ＿２，…，１＿ｍ＿Ｎと各ワード線２＿１，２＿
２，…，２＿ｎとの各交点には、各アンチヒューズ１０
と各トランジスタ１１が備えられている。各トランジス
タ１１の一端はグラウンドＶSS、他端は、アンチヒュー
ズ１０を介して、対応するビット線に接続され、ゲート
は、対応するワード線に接続されている。
は、ローデコーダ８により、下位アドレスに応じた１本
が選択的に活性化（‘Ｈ’レベル）される。各ビット線
１＿１＿１，１＿１＿２，…，１＿１＿Ｎ；１＿２＿
１，１＿２＿２，…，１＿２＿Ｎ；…；１＿ｍ＿１，１
＿ｍ＿２，…，１＿ｍ＿Ｎと各ワード線２＿１，２＿
２，…，２＿ｎとの各交点には、各アンチヒューズ１０
と各トランジスタ１１が備えられている。各トランジス
タ１１の一端はグラウンドＶSS、他端は、アンチヒュー
ズ１０を介して、対応するビット線に接続され、ゲート
は、対応するワード線に接続されている。
【００１６】ここで、書込みモードにおいて、図示しな
いＰＲＯＭライタから上位アドレスと下位アドレスとか
らなるアドレスを与えるとともに書込みデータを与える
と、その与えられた上位アドレスに対応するｍ本のビッ
ト線のうちの、書込みデータに応じた、オン状態に変化
させようとするアンチヒューズ１０に対応するビット線
がカラムデコーダ７およびカラムドライバ８＿１，８＿
２，…，８＿ｍで選択されるとともに、与えられた下位
アドレスに対応するワード線がローデコーダ９で選択さ
れ、それらの交点にある１ワード分のアンチヒューズの
中の、書込みデータに応じた、オン状態に変化させるべ
きアンチヒューズに、定電流源５から定電流が送り込ま
れ、そのオン状態に変化させるべきアンチヒューズがオ
ン状態に移行される。
いＰＲＯＭライタから上位アドレスと下位アドレスとか
らなるアドレスを与えるとともに書込みデータを与える
と、その与えられた上位アドレスに対応するｍ本のビッ
ト線のうちの、書込みデータに応じた、オン状態に変化
させようとするアンチヒューズ１０に対応するビット線
がカラムデコーダ７およびカラムドライバ８＿１，８＿
２，…，８＿ｍで選択されるとともに、与えられた下位
アドレスに対応するワード線がローデコーダ９で選択さ
れ、それらの交点にある１ワード分のアンチヒューズの
中の、書込みデータに応じた、オン状態に変化させるべ
きアンチヒューズに、定電流源５から定電流が送り込ま
れ、そのオン状態に変化させるべきアンチヒューズがオ
ン状態に移行される。
【００１７】このようにして、アドレスと書込みデータ
を同期させながら順次入力することにより、このＰＲＯ
Ｍにデータの書込みが行なわれる。データを読み出す読
出しモードにおいては、カラムドライバ８＿１，８＿
２，…，８＿ｍは、上位アドレスに応じたｍビット（１
ワード）のビット線全てをセンスアンプ４に接続し、ロ
ーデコーダ９は、書込みモードのときと同様に下位アド
レスに応じた１本のワード線を活性化する。これによ
り、アドレスにより指定された１ワード分のメモリ領域
に書き込まれているデータが、センスアンプ４でセンス
されて外部に出力される。
を同期させながら順次入力することにより、このＰＲＯ
Ｍにデータの書込みが行なわれる。データを読み出す読
出しモードにおいては、カラムドライバ８＿１，８＿
２，…，８＿ｍは、上位アドレスに応じたｍビット（１
ワード）のビット線全てをセンスアンプ４に接続し、ロ
ーデコーダ９は、書込みモードのときと同様に下位アド
レスに応じた１本のワード線を活性化する。これによ
り、アドレスにより指定された１ワード分のメモリ領域
に書き込まれているデータが、センスアンプ４でセンス
されて外部に出力される。
【００１８】図２は、図１にブロックで示す定電流源の
回路図、図３は、図２に示す電圧変換型インバータの内
部回路図である。定電流源５は、基準電流発生回路５１
とこの基準電流発生回路５１に発生した基準電流に対応
した定電流を各カレントミラー回路により生成する、１
ワード分（ｍ個）の定電流回路５２＿１，５２＿２，
…，５２＿ｍから構成されている。
回路図、図３は、図２に示す電圧変換型インバータの内
部回路図である。定電流源５は、基準電流発生回路５１
とこの基準電流発生回路５１に発生した基準電流に対応
した定電流を各カレントミラー回路により生成する、１
ワード分（ｍ個）の定電流回路５２＿１，５２＿２，
…，５２＿ｍから構成されている。
【００１９】基準電流発生回路５１は、ＰＭＯＳトラン
ジスタ５１ａ、抵抗５１ｂおよび電圧変換型インバータ
５１ｃから構成されている。電圧変換型インバータ５１
ｃには、書込みモードのときに‘Ｈ’レベル、読出しモ
ードのときに‘Ｌ’レベルに変化するモード切換信号Ｍ
ＯＤＥが入力される。電圧変換型インバータ５１ｃは、
図３に示す回路構成を有しており、入力側が内部回路用
の電源電圧ＶDDとグラウンド電圧ＶSSとの間で‘Ｈ’レ
ベル、‘Ｌ’レベルに遷移すると、出力側は、書込み用
の電源電圧ＶPPとグラウンド電圧ＶSSとの間で、‘Ｌ’
レベル、‘Ｈ’レベルに変化するインバータである。
ジスタ５１ａ、抵抗５１ｂおよび電圧変換型インバータ
５１ｃから構成されている。電圧変換型インバータ５１
ｃには、書込みモードのときに‘Ｈ’レベル、読出しモ
ードのときに‘Ｌ’レベルに変化するモード切換信号Ｍ
ＯＤＥが入力される。電圧変換型インバータ５１ｃは、
図３に示す回路構成を有しており、入力側が内部回路用
の電源電圧ＶDDとグラウンド電圧ＶSSとの間で‘Ｈ’レ
ベル、‘Ｌ’レベルに遷移すると、出力側は、書込み用
の電源電圧ＶPPとグラウンド電圧ＶSSとの間で、‘Ｌ’
レベル、‘Ｈ’レベルに変化するインバータである。
【００２０】電圧変換型インバータ５１ｃに、書込みモ
ードを示す‘Ｈ’レベルのモード切換信号ＭＯＤＥが入
力されると、書込み用電源ＶPPからＰＭＯＳトランジス
タ５１ａ、抵抗５１ｂを経由して電圧変換型インバータ
５１ｃに基準電流ＩDSが流れ込む。ＰＭＯＳトランジス
タ５１ａと各定電流回路５２＿１，５２＿２，…，５２
＿ｍに備えられたＰＭＯＳトランジスタ５２＿１ａ，５
２＿２ａ，…，５２＿ｍａのそれれぞれとによりカレン
トミラー回路が構成されており、各アンチヒューズに、
基準電流ＩDSに対応した定電流が各ビット線（図１参
照）を経由して供給される。尚、この回路によれば、ア
ンチヒューズ１０に印加される電圧は、最高でも書込み
用の電源電圧ＶPPでクリップされる。
ードを示す‘Ｈ’レベルのモード切換信号ＭＯＤＥが入
力されると、書込み用電源ＶPPからＰＭＯＳトランジス
タ５１ａ、抵抗５１ｂを経由して電圧変換型インバータ
５１ｃに基準電流ＩDSが流れ込む。ＰＭＯＳトランジス
タ５１ａと各定電流回路５２＿１，５２＿２，…，５２
＿ｍに備えられたＰＭＯＳトランジスタ５２＿１ａ，５
２＿２ａ，…，５２＿ｍａのそれれぞれとによりカレン
トミラー回路が構成されており、各アンチヒューズに、
基準電流ＩDSに対応した定電流が各ビット線（図１参
照）を経由して供給される。尚、この回路によれば、ア
ンチヒューズ１０に印加される電圧は、最高でも書込み
用の電源電圧ＶPPでクリップされる。
【００２１】図４は、図１にブロックで示すカラムドラ
イバ１個分の回路図である。このカラムドライバ８は、
カラムデコーダ７（図１参照）から入力されたデコード
信号を、書込みデータに応じて、スイッチトランジスタ
に向けて出力するか否かを定める回路である。モード切
換信号ＭＯＤＥが読出しモードを示す‘Ｌ’レベルにあ
るときは、ゲート回路８２の出力が‘Ｈ’レベルにあ
り、カラムデコーダからのデコード信号は、そのまま、
ナンドゲート群８３、および電圧変換型インバータ群８
４を経由して、このカラムドライバ８に接続されたスイ
ッチトランジスタに向けて出力され、このカラムドライ
バ８に接続されたＮ個のスイッチトランジスタのうちの
デコード信号に応じた１個がオンとなる。
イバ１個分の回路図である。このカラムドライバ８は、
カラムデコーダ７（図１参照）から入力されたデコード
信号を、書込みデータに応じて、スイッチトランジスタ
に向けて出力するか否かを定める回路である。モード切
換信号ＭＯＤＥが読出しモードを示す‘Ｌ’レベルにあ
るときは、ゲート回路８２の出力が‘Ｈ’レベルにあ
り、カラムデコーダからのデコード信号は、そのまま、
ナンドゲート群８３、および電圧変換型インバータ群８
４を経由して、このカラムドライバ８に接続されたスイ
ッチトランジスタに向けて出力され、このカラムドライ
バ８に接続されたＮ個のスイッチトランジスタのうちの
デコード信号に応じた１個がオンとなる。
【００２２】一方、モード切換信号ＭＯＤＥが書込みモ
ードを示す‘Ｈ’レベルにあるときは、ナンドゲート８
１の出力が‘Ｌ’レベルのときにカラムデコーダからの
デコード信号が出力され、そのナンドゲート８１の出力
が‘Ｈ’レベルのときは、カラムデコーダからのデコー
ド信号はナンドゲート群８３で遮断されて、このカラム
ドライバ８に接続されたＮ個のスイッチトランジスタ全
てがオフ状態にとどまる。
ードを示す‘Ｈ’レベルにあるときは、ナンドゲート８
１の出力が‘Ｌ’レベルのときにカラムデコーダからの
デコード信号が出力され、そのナンドゲート８１の出力
が‘Ｈ’レベルのときは、カラムデコーダからのデコー
ド信号はナンドゲート群８３で遮断されて、このカラム
ドライバ８に接続されたＮ個のスイッチトランジスタ全
てがオフ状態にとどまる。
【００２３】外部から入力された１ワード（ｍビット）
の書込みデータは、図１に示す各カラムドライバ８＿
１，８＿２，…，８＿ｍに、対応する１ビットずつに分
けられて入力される。図４に示すカラムドライバ８に入
力されてきた１ビット分の書込みデータＩ＿ＤＡＴＡが
‘Ｈ’レベルであった場合、アンチヒューズ１０（図１
参照）に書き込むことを指示する‘Ｈ’レベルのプログ
ラムパルスＰ＿ＰＵＬＳＥが入力される間だけ、カラム
デコーダからのデコード信号がナンドゲート群８３およ
び電圧変換型インバータ８４を経由して出力され、それ
により対応するスイッチトランジスタがオンとなり、定
電流源５から、そのスイッチトランジスタに対応するビ
ット線に書込み用の定電流が流れ込み、ローデコーダ９
により指定されたワード線との交点のアンチヒューズが
オン状態に遷移する。
の書込みデータは、図１に示す各カラムドライバ８＿
１，８＿２，…，８＿ｍに、対応する１ビットずつに分
けられて入力される。図４に示すカラムドライバ８に入
力されてきた１ビット分の書込みデータＩ＿ＤＡＴＡが
‘Ｈ’レベルであった場合、アンチヒューズ１０（図１
参照）に書き込むことを指示する‘Ｈ’レベルのプログ
ラムパルスＰ＿ＰＵＬＳＥが入力される間だけ、カラム
デコーダからのデコード信号がナンドゲート群８３およ
び電圧変換型インバータ８４を経由して出力され、それ
により対応するスイッチトランジスタがオンとなり、定
電流源５から、そのスイッチトランジスタに対応するビ
ット線に書込み用の定電流が流れ込み、ローデコーダ９
により指定されたワード線との交点のアンチヒューズが
オン状態に遷移する。
【００２４】以上のようにして図１に示すＰＲＯＭへの
データ書込みが行なわれる。
データ書込みが行なわれる。
【００２５】
【発明の効果】以上説明したように本発明のＰＲＯＭに
よれば、従来のＰＲＯＭライタをそのまま用いて、オン
抵抗のばらつきの少ない定電流書込みを高速に行なうこ
とができる。
よれば、従来のＰＲＯＭライタをそのまま用いて、オン
抵抗のばらつきの少ない定電流書込みを高速に行なうこ
とができる。
【図１】本発明のＰＲＯＭの回路図である。
【図２】図１にブロックで示す定電流源の回路図であ
る。
る。
【図３】図２および図４に示すインバータの内部回路図
である。
である。
【図４】図１にブロックで示すカラムドライバ１個分の
回路図である。
回路図である。
１＿１＿１，１＿１＿２，…，１＿１＿Ｎ；１＿２＿
１，１＿２＿２，…，１＿２＿Ｎ；…；１＿ｍ＿１，１
＿ｍ＿２，…，１＿ｍ＿Ｎ ビット線 ２＿１，２＿２，…，２＿ｎ ワード線 ３＿１＿１，３＿１＿２，…，３＿１＿Ｎ；３＿２＿
１，３＿２＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，３
＿ｍ＿２，…，３＿ｍ＿Ｎ スイッチトランジスタ ４ センスアンプ ５ 定電流源 ７ カラムデコーダ ８＿１，８＿２，…，８＿ｍ カラムドライバ ９ ローデコーダ １０ アンチヒューズ １１ トランジスタ
１，１＿２＿２，…，１＿２＿Ｎ；…；１＿ｍ＿１，１
＿ｍ＿２，…，１＿ｍ＿Ｎ ビット線 ２＿１，２＿２，…，２＿ｎ ワード線 ３＿１＿１，３＿１＿２，…，３＿１＿Ｎ；３＿２＿
１，３＿２＿２，…，３＿２＿Ｎ；…；３＿ｍ＿１，３
＿ｍ＿２，…，３＿ｍ＿Ｎ スイッチトランジスタ ４ センスアンプ ５ 定電流源 ７ カラムデコーダ ８＿１，８＿２，…，８＿ｍ カラムドライバ ９ ローデコーダ １０ アンチヒューズ １１ トランジスタ
Claims (2)
- 【請求項１】 第１の方向に延びる複数のビット線と、
該第１の方向と交わる第２の方向に延びる複数のワード
線と、アドレスのうちの一部である第１のアドレスを入
力し入力された第１のアドレスに対応する複数のビット
線を選択する第１のデコーダと、アドレスのうちの他の
一部である第２のアドレスを入力し入力された第２のア
ドレスに対応するワード線を選択する第２のデコーダ
と、前記第１のデコーダにより選択された複数のビット
線と前記第２のデコーダにより選択されたワード線との
各交点のデータを読み出すデータ読出回路とを備えたプ
ログラマブルリードオンリメモリにおいて、 前記複数のビット線と前記複数のワード線との各交点に
配置された、所定の書込みモードにおいて電圧が印加さ
れることにより導通する、該各交点のデータを規定する
アンチヒューズと、 複数の定電流回路とを備え、 前記第１のデコーダが、書込みモード時に、前記第１の
アドレスに対応する複数のビット線のうち、該複数のビ
ット線と、前記第２のアドレスに対応するワード線との
各交点に書き込むべきデータに応じたビット線を、前記
定電流回路に接続するものであることを特徴とするプロ
グラマブルリードオンリメモリ。 - 【請求項２】 書込みモード時に基準電流を発生させる
基準電流発生回路を備え、 前記定電流回路が、カレントミラー回路により、前記基
準電流発生回路に発生した基準電流に対応した定電流を
供給するものであることを特徴とする請求項１記載のプ
ログラマブルリードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6407495A JPH08263994A (ja) | 1995-03-23 | 1995-03-23 | プログラマブルリードオンリメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6407495A JPH08263994A (ja) | 1995-03-23 | 1995-03-23 | プログラマブルリードオンリメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263994A true JPH08263994A (ja) | 1996-10-11 |
Family
ID=13247582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6407495A Withdrawn JPH08263994A (ja) | 1995-03-23 | 1995-03-23 | プログラマブルリードオンリメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263994A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007080302A (ja) * | 2005-09-09 | 2007-03-29 | Toshiba Corp | 半導体集積回路 |
| EP4046801A1 (en) * | 2021-02-22 | 2022-08-24 | Canon Kabushiki Kaisha | Element substrate, liquid discharge head, and liquid discharge apparatus |
-
1995
- 1995-03-23 JP JP6407495A patent/JPH08263994A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245177A (ja) * | 2005-03-02 | 2006-09-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| JP2007080302A (ja) * | 2005-09-09 | 2007-03-29 | Toshiba Corp | 半導体集積回路 |
| EP4046801A1 (en) * | 2021-02-22 | 2022-08-24 | Canon Kabushiki Kaisha | Element substrate, liquid discharge head, and liquid discharge apparatus |
| US11975536B2 (en) | 2021-02-22 | 2024-05-07 | Canon Kabushiki Kaisha | Element substrate, liquid discharge head, and liquid discharge apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |