JP2006245177A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】ＯＴＰメモリセルの小型化と製造プロセス・コストの大幅な節減を可能とする。
【解決手段】ＯＴＰメモリのセルトランジスタのドレイン領域Ｄ内にキャパシタの下部電極となる埋め込み層８（ＢＮ＋）を形成させ、この埋め込み層８上にデータ線ＤＬから印加される所定の電圧によって絶縁破壊され得る膜厚の薄いキャパシタ絶縁膜７a，７ｂを形成させ、このキャパシタ絶縁膜７ａ，７ｂ上，フィールド酸化膜２上にキャパシタの上部電極となる導電層１０を形成した。また、埋め込み層８（ＢＮ＋）と高濃度のドレイン領域１３（Ｎ＋）を一部オーバーラップさせた。
【選択図】図２
【解決手段】ＯＴＰメモリのセルトランジスタのドレイン領域Ｄ内にキャパシタの下部電極となる埋め込み層８（ＢＮ＋）を形成させ、この埋め込み層８上にデータ線ＤＬから印加される所定の電圧によって絶縁破壊され得る膜厚の薄いキャパシタ絶縁膜７a，７ｂを形成させ、このキャパシタ絶縁膜７ａ，７ｂ上，フィールド酸化膜２上にキャパシタの上部電極となる導電層１０を形成した。また、埋め込み層８（ＢＮ＋）と高濃度のドレイン領域１３（Ｎ＋）を一部オーバーラップさせた。
【選択図】図２
Description
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、ワンタイムプログラマブル（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ：ＯＴＰ）メモリ素子及びその製造方法に関する。
近年、非接触式の個体認識（例えばＲＦＩＤタグによる物流管理、入退室管理、精算管理など）に用いられる電子タグが広く普及している。ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とは、微小な電子タグにより人やモノを識別・管理する仕組みであって、バーコードに代わる商品識別・管理技術に留まらず、社会のＩＴ化・自動化を推進する上での基盤技術として注目が高まっている。
ここで、電子タグとは、多数の認識対象のそれぞれに装着され、非装着体に関するデジタル情報を、内蔵したメモリに記憶するものである。上記デジタル情報は一般に、ユーザー側のリーダ・ライタによって非接触的に読み書きされる。
デジタル情報を記憶するメモリとしては、例えばマスクＲＯＭが挙げられる。このマスクＲＯＭのデジタルデータは、マスクＲＯＭの完成時に固定して記憶されている。従って、そのマスクＲＯＭを内蔵した電子タグが製品として市場に出荷された後、電子タグのユーザーが任意のデジタルデータをマスクＲＯＭに書き込むことはできない。
そこで、上記電子タグに内蔵されるメモリには、ユーザー側で所望のデジタルデータを電気的に書き込み可能なＥＰＲＯＭもしくはＥＥＰＲＯＭなどの不揮発性メモリ素子が用いられている。
しかしながら、ＥＰＲＯＭやＥＥＰＲＯＭをメモリに用いた従来例における電子タグは、ＥＰＲＯＭやＥＥＰＲＯＭの構造上、チップサイズが大きくなり、製造プロセスが複雑になるため、製造コストが増大していた。これにより、メモリ及びそのメモリが搭載される電子タグの単価が上昇するという問題が生じていた。
そこで、チップサイズを可能な限り小さくし製造コストを抑える観点からも、電子タグなどに用いるメモリとしては、ワンタイムプログラマブルメモリ（ＯＴＰメモリと記す）が好適である。ＯＴＰメモリとは、その名のとおり最初の一回だけ書き込みした後、データの消去やさらなるプログラムなしに使われているものである。また、ＯＴＰメモリは貯蔵された情報を変形することができないので、それ自体のみでは製品として使用されることは少ないが、電子タグに限らず半導体装置の中で補助機能を実行する手段等として、需要は増加している。
そして、一般的なＯＴＰメモリセルはフローティングゲート，誘電膜，コントロールゲートが順次形成されている積層構造を有している（特許文献２，３参照）。
なお、本発明に関連する技術文献としては、以下の特許文献が挙げられる。
特開２００３−１１４２４７号公報
特開２００４−１９３６０６号公報
特開２００４−３５６６３１号公報
なお、本発明に関連する技術文献としては、以下の特許文献が挙げられる。
通常、一つの半導体装置に内蔵されるＯＴＰメモリセルの個数は少なく、半導体製品の全面積に対してＯＴＰメモリセルが占める面積は大きくないが、一般的なＯＴＰメモリセルが不揮発性の特性を有するためには、上述のとおり積層構造を有していた（この積層構造は一般的にポリシリコン層，絶縁層，ポリシリコン層が順次形成されているので便宜上ＰＩＰ構造と称す）。
このような積層構造（ＰＩＰ構造）は製造プロセスが複雑であり、ＯＴＰメモリセルを備えた電子タグや半導体製品などの製造費用を増大させていた。さらに、ＯＴＰメモリセルは、相対的に膜厚の厚い高耐圧セルトランジスタと共に半導体基板上に集積されて集積回路を構成するため（書き込み動作の際に高い電圧がかかるため）、チップ面積が大きくなるという問題もあった。
そこで、ＯＴＰメモリセルを備えた半導体製品や電子タグを実用的に推進する上においても、品質の優れたＯＴＰメモリセルをより安価に提供できることが必要である。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る不揮発性半導体記憶装置は、セルトランジスタとキャパシタを含むメモリセルを備えた不揮発性半導体記憶装置において、前記セルトランジスタのゲート電極に電気的に接続されたワード線と、前記セルトランジスタのドレイン領域内に形成され、キャパシタの下部電極となる埋め込み層と、前記埋め込み層上に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成され、キャパシタの上部電極となる導電層と、前記導電層に電気的に接続されたデータ線と、前記データ線から前記キャパシタ絶縁膜に所定の電圧を印加する電圧供給回路とを備え、前記キャパシタ絶縁膜が絶縁破壊されることによりデータが書き込まれ、前記キャパシタ絶縁膜が絶縁破壊されているか否かによってデータを読み出すことを特徴とする。
また、本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上にキャパシタとセルトランジスタを含むメモリセルを備えた不揮発性半導体記憶装置の製造方法において、前記半導体基板の表面に第１の不純物濃度のドレイン領域を形成する工程と、前記第１の不純物濃度のドレイン領域上にキャパシタ絶縁膜を形成する工程と、前記第１の不純物濃度のドレイン領域内に前記キャパシタの下部電極となる埋め込み層を形成する工程と、前記キャパシタ絶縁膜上に前記キャパシタの上部電極となる導電層を形成する工程とを含むことを特徴とする。
本発明は、ＯＴＰメモリのセルトランジスタのドレイン領域内にキャパシタの下部電極となる埋め込み層を形成させ、この埋め込み層上にデータ線から印加される所定の電圧によって絶縁破壊され得るキャパシタ絶縁膜を形成し、このキャパシタ絶縁膜上にキャパシタの上部電極となる導電層を形成した。かかる構造によれば、従来の積層構造（ＰＩＰ構造）によらなくてもＯＴＰメモリセルを構成することができる。
これにより、ＯＴＰメモリセルの小型化と製造プロセス・コストの大幅な節減が可能となり、本発明のＯＴＰメモリセルを備えた電子タグやこれを内蔵したその他の半導体製品の製造コストを低く抑えることが可能となる。
また、セルトランジスタのドレイン領域を、第１の不純物濃度（低濃度）のドレイン領域とその第１の不純物濃度（低濃度）のドレイン領域内に配置した第２の不純物濃度（高濃度）のドレイン領域とで構成することにより、データ書き込みの際の高電圧に対して耐圧を確保することができる。
さらに、セルトランジスタの第２の不純物濃度のドレイン領域とキャパシタの下部電極となる埋め込み層とを一部オーバーラップさせることで、全体のチップ面積をさらに小型化することができる。
さらにまた、埋め込み層の不純物濃度を第１の不純物濃度（低濃度）に比して濃度を高くし、かつ、第２の不純物濃度（高濃度）に比して濃度を低くすることで、ドレイン領域全体の耐圧を確保することができる。
また、キャパシタ絶縁膜の膜厚をセルトランジスタのゲート絶縁膜の膜厚よりも薄く構成することで、セルトランジスタでは耐圧を確保すると共に、キャパシタではキャパシタ絶縁膜を絶縁破壊しやすくし、書き込み動作電圧を低く抑えることができる。
また、キャパシタの下部電極となる埋め込み層を素子分離膜に隣接させ、素子分離膜上にキャパシタの上部電極となる導電層を形成させることで、さらにＯＴＰメモリセルの小型化を図ることができる。
次に、本発明の実施形態について、図面を参照しながら説明する。なお、本実施形態に係るＯＴＰメモリは、例えば非接触式で読み書きされる電子タグに内蔵されて用いられるものであるが、その他の半導体製品に内蔵されて用いられるか、もしくは単体で用いられるものであっても良い。
図１は本発明の実施形態に係るＯＴＰメモリの回路図であり、図２（ａ）は図１に示した実施形態に係るＯＴＰメモリのレイアウト図である。
図１及び図２（ａ）に示すように、本実施形態に係るＯＴＰメモリはセルトランジスタＴ１，Ｔ２及びキャパシタＣ１，Ｃ２のそれぞれ一組でＯＴＰメモリの１セル（Ｃｅｌｌ１，Ｃｅｌｌ２）を構成している。図２（ａ）に示すように、Ｃｅｌｌ１及びＣｅｌｌ２は第２のコンタクトホールＦＣ２を中心に対称の関係である。
ワード線ＷＬＬ，ＷＬＲ（例えばポリシリコン層やポリサイド層から成る）が、それぞれセルトランジスタＴ１，Ｔ２のゲート電極と電気的に接続されて配置されている。また、セルトランジスタＴ１，Ｔ２のドレイン領域はそれぞれキャパシタＣ１，Ｃ２の下部電極と接続され、その電圧がそれぞれＶＬ，ＶＲである。
また、セルトランジスタＴ１，Ｔ２のドレイン領域（キャパシタＣ１，Ｃ２の下部電極）には、寄生容量ＣＰ１，ＣＰ２が存在する。寄生容量ＣＰ１，ＣＰ２は主としてＰＮ接合容量である。
また、セルトランジスタＴ１，Ｔ２のソース領域は接地線ＧＮＤＬを介して接地され、キャパシタＣ１，Ｃ２の上部電極はデータ線ＤＬと電気的に接続されている。データ線ＤＬは電圧供給回路ＶＳに接続され、かかる電圧供給回路ＶＳによってデータ線ＤＬに電圧が供給される。また、データ読み出しの際には出力バッファＢＦを通して外部に出力される。
次に、本実施形態に係るＯＴＰメモリの詳細について、その断面図を参照して説明する。図２（ｂ）は、図２（ａ）に示した本実施形態に係るＯＴＰメモリのＸ−Ｘ線に沿った断面図である。
図２（ｂ）に示すように、例えばＰ型シリコン基板から成る半導体基板１上の表面に所定間隔を隔てて高濃度のソース領域１２（Ｎ＋）及び低濃度のソース領域４（ＬＮ）から成るソース領域Ｓと高濃度のドレイン領域１３（Ｎ＋）及び低濃度のドレイン領域５（ＬＮ）から成るドレイン領域Ｄが形成され、それらの間にチャネル領域２０が形成されている。
ここで、高濃度のソース領域１２（Ｎ＋）は低濃度のソース領域４（ＬＮ）内に形成され、高濃度のドレイン領域１３（Ｎ＋）は低濃度のドレイン領域５（ＬＮ）内に形成されている。すなわち、本実施形態に係るセルトランジスタＴ１，Ｔ２はいわゆるＬＤＤ構造（Lightly Doped Drain）を有しており、他のセルトランジスタも同じＬＤＤ構造を有している。これは、データ書き込みの際の高電圧に対して耐圧を確保するためであるが、本発明はこれに限定されず必要に応じてＬＤＤ構造でなくとも良い。
そして、チャネル領域２０の一部上，ソース領域Ｓ及びドレイン領域Ｄの一部上には高耐圧用の膜厚の厚いゲート絶縁膜６（例えば膜厚が６０ｎｍ）を介してポリシリコン等から成るゲート電極９が形成されている。ゲート電極９は不図示の配線によってワード線ＷＬＬ，ＷＬＲと電気的に接続されている。
また、ドレイン領域Ｄ内には高濃度の不純物型層（ＢＮ＋）である埋め込み層８（ＢＮ＋）が形成されている。この埋め込み層８（ＢＮ＋）はキャパシタＣ１，Ｃ２の下部電極であり、本実施形態では前記高濃度のドレイン領域１３（Ｎ＋）と部分的にオーバーラップした構造をとっている。
このようにドレイン領域Ｄ内の高濃度のドレイン領域１３（Ｎ＋）とキャパシタの下部電極となる埋め込み層８（ＢＮ＋）とを一部オーバーラップさせることで、全体のチップ面積を小型化することができる。ただし、本発明はこれに限定されず、必要に応じて高濃度のドレイン領域１３（Ｎ＋）と埋め込み層８（ＢＮ＋）とはオーバーラップさせなくても良い。
なお、低濃度のドレイン領域５（ＬＮ）、高濃度のドレイン領域１３（Ｎ＋）及び埋め込み層８（ＢＮ＋）の不純物濃度の関係は、耐圧を確保する観点から、ＬＮ＜ＢＮ＋＜Ｎ＋であることが好ましい。埋め込み層８（ＢＮ＋）の不純物濃度を高濃度のドレイン領域１３（Ｎ＋）の不純物濃度に比して高くすると、ドレイン領域Ｄ全体の不純物濃度が高くなってしまい、ドレイン耐圧が低下するからである。
また、半導体基板１上には活性領域（ＯＴＰメモリセル）を分離するためのフィールド酸化膜２が形成されている。セルの小型化を図る上で、フィールド酸化膜２はいわゆるＳＴＩ構造（シャロウ・トレンチ・アイソレーション）が好ましいが、ＬＯＣＯＳ構造であっても良い。また、セルの小型化を図るため、このフィールド酸化膜２に隣接してドレイン領域Ｄ及び埋め込み層８（ＢＮ＋）が形成されている。
そして、ドレイン領域Ｄの一部上には、埋め込み層８（ＢＮ＋）上からフィールド酸化膜２に連なるように、シリコン酸化膜などから成るキャパシタ絶縁膜７ａ，７ｂが形成され、このキャパシタ絶縁膜７a，７ｂを介してポリシリコン層などから成る導電層１０が形成されている。導電層１０はキャパシタの上部電極となる。
なお、本実施形態ではキャパシタ絶縁膜７ａ，７ｂの膜厚をゲート絶縁膜６の膜厚よりも薄くしている（例えば６ｎｍ）。これは、本発明はキャパシタ絶縁膜７ａ，７ｂを絶縁破壊させることによってデータの書き込みを行うものであって、その際の書き込み動作電圧をできるだけ低く抑えるためである。かかる構成によれば、セルトランジスタＴ１，Ｔ２では耐圧を確保すると共に、キャパシタＣ１，Ｃ２ではキャパシタ絶縁膜７ａ，７ｂを絶縁破壊しやすくなる。
そして、このセルトランジスタＴ１，Ｔ２上及びキャパシタＣ１，Ｃ２上には、層間絶縁膜１４が形成されている。層間絶縁膜１４は、例えばシリコン酸化膜等から成るが、シリコン窒化膜等を含む複合膜であってもよい。この層間絶縁膜１４には、コンタクトホールＦＣ１，ＦＣ２が形成されている。
コンタクトホールＦＣ１は、セルトランジスタＴ１，Ｔ２のソース領域Ｓを露出するように開口されて形成されている。そして、このコンタクトホールＦＣ１にはアルミニウム（Ａｌ）やタングステン（Ｗ）などの導電材料から成るプラグ１５，１６が埋め込まれている。そして、プラグ１５上には、接地線ＧＮＤＬが形成されており、この接地線ＧＮＤＬはプラグ１５を通してセルトランジスタＴ１のソース領域Ｓと電気的に接続されている。
他方のコンタクトホールＦＣ２はキャパシタＣ１，Ｃ２の上部電極である導電層１０を露出するように開口されて形成されている。このコンタクトホールＦＣ２にもコンタクトホールＦＣ１と同様にプラグ１６が埋め込まれている。そして、プラグ１６上には、データ線ＤＬが形成されており、このデータ線ＤＬはプラグ１６を通して導電層１０と電気的に接続されている。
この導電層１０は、キャパシタ絶縁膜７ａ，７ｂが絶縁破壊されることで、埋め込み層８（ＢＮ＋）を通してセルトランジスタＴ１のドレイン領域Ｄと電気的に接続され得る。すなわち、ドレイン領域Ｄは、キャパシタ絶縁膜７ａ，７ｂが絶縁破壊されることで、プラグ１６，導電層１０，埋め込み層８（ＢＮ＋）を通してデータ線ＤＬに接続される。
次に、上述したＯＴＰメモリに、「１」もしくは「０」のデジタルデータを記憶させる書き込み動作について図３（ａ），（ｂ）を参照して説明する。図３（ａ）はデータ書き込み動作の際におけるデータ線ＤＬ，ＶＬ，ＶＲ、ワード線ＷＬＬ，ワード線ＷＬＲのそれぞれの電位の変化を示している。また、図３（ｂ）はデータ読み出し動作の際におけるデータ線ＤＬ，ＶＬ，ワード線ＷＬＬ，ワード線ＷＬＲのそれぞれの電位の変化を示している。
最初にセルトランジスタＴ１に、デジタルデータ「１」を書き込む場合について説明する。この場合、セルトランジスタＴ１に接続されたワード線ＷＬＬの電位がローレベル（Ｌ）から所定のハイレベル（Ｈ）となる。そうすると、セルトランジスタＴ１がオン状態になる。
そして、導電層１０に接続したデータ線ＤＬに、所定の書き込み電圧を印加する（例えば１１ボルト）。ここで、所定の書き込み電圧とは、データ線ＤＬが接続するキャパシタＣ１，Ｃ２のキャパシタ絶縁膜７ａ，７ｂを絶縁破壊し得る高電圧のことをいう。
このとき、ワード線ＷＬＬのハイレベルの電位（Ｈ）によりセルトランジスタＴ１がオン状態となっているためセルトランジスタＴ１のドレイン領域Ｄが接地電位となる。従って、データ線ＤＬに印加される所定の書き込み電圧は、データ線ＤＬとドレイン領域Ｄとの間に存在する容量、即ちキャパシタ絶縁膜７ａに集中して印加される。
これにより、キャパシタ絶縁膜７ａは絶縁破壊されて（Cap Short）、セルトランジスタＴ１のドレイン領域Ｄとそれに対応するデータ線ＤＬとが電気的に接続される。以下、上記絶縁破壊によりデータ線ＤＬとドレイン領域Ｄとが接続されたセルトランジスタＴ１を、記憶状態「１」のセルトランジスタと呼ぶことにする。
一方、データ線ＤＬにはセルトランジスタＴ２が接続されているので、セルトランジスタＴ２がオン状態であれば上記と同様の動作によってセルトランジスタＴ２にもデータの書き込みが行われるが、セルトランジスタＴ２に接続されるワード線ＷＬＲの電位がローレベルの状態（Ｌ）、すなわちセルトランジスタＴ２がオフ状態のままであれば、キャパシタ絶縁膜７ｂは絶縁破壊されず、セルトランジスタＴ２にはデジタルデータ「１」の書き込みはされない。
ここで、オフ状態のセルトランジスタＴ２では、接地電位であるＰ型半導体基板１のＰウェル領域３と、低濃度のドレイン領域５（ＬＮ）との境界に接合容量（ＰＮ接合の空乏層が作る静電容量）が存在する。このため、データ線ＤＬに印加される書き込み電圧は、キャパシタ絶縁膜７ｂに係る容量と、上記接合容量との２つの容量に対応して２分割されて印加される。
ここで、キャパシタＣ２の静電容量（例えば、１０ｆＦ）は寄生容量ＣＰ２の静電容量（例えば、１ｆＦ以下）に対して大きい。従って、データ線ＤＬの電位が上昇したとしても、図３（ａ）に示すようにＶＲの電位が上昇するため、セルトランジスタＴ２のキャパシタ絶縁膜７ｂは絶縁破壊しないのである。
従って、例えば上記セルトランジスタＴ１がオン状態であって、キャパシタ絶縁膜７ａを絶縁破壊する電圧（例えば１１ボルト）をデータ線ＤＬから印加しても、セルトランジスタＴ２がオフ状態であれば、キャパシタ絶縁膜７ｂは絶縁破壊されない。
次に、セルトランジスタＴ１に、デジタルデータ「０」を書き込む場合について説明する。本実施形態によれば、デジタルデータ「０」を書き込む際には、特定の書き込み動作を必要としない。例えば、セルトランジスタＴ１の記憶状態を「０」としたい場合は、対応するデータ線ＤＬに、キャパシタ絶縁膜７ａ，７ｂを絶縁破壊し得る書き込み電圧の印加を行わなければよい。例えば、書き込み電圧が１１ボルトであれば、その電圧以上の電圧を印加しなければよい。
また、ワード線ＷＬＬ，ＷＬＲをローレベルとし、セルトランジスタＴ１，Ｔ２をオフ状態としてもよい。オフ状態であれば、ドレイン領域Ｄが接地電位（ＧＮＤ）とならず、データ線ＤＬに印加される所定の電圧がキャパシタ絶縁膜７ａ，７ｂに集中して印加されることはないからである。以下、キャパシタ絶縁膜７ａ，７ｂが破壊されずにデータ線ＤＬとドレイン領域Ｄとが絶縁されているセルトランジスタを、記憶状態「０」のセルトランジスタと呼ぶことにする。
次に、上述したＯＴＰメモリセルから、「１」もしくは「０」のデジタルデータを読み出す動作について図３（ｂ）を参照して説明する。ここでは、まず記憶状態「１」のセルトランジスタＴ１から、デジタルデータを読み出す動作について説明する。この場合、セルトランジスタＴ１のゲート電極９に電気的に接続されたワード線ＷＬＬの電位をローレベル（Ｌ）からハイレベル（Ｈ）とする。
なお、ここでデータ線ＤＬは、予め所定のプリチャージ電位（例えば電源電位Ｖｄｄ＝３Ｖ）に初期設定されている。ワード線ＷＬＬの電位がハイレベル（Ｈ）となると、セルトランジスタＴ１がオン状態となる。上述の通り「１」が書き込まれた状態では、キャパシタ絶縁膜７ａが絶縁破壊されているため、セルトランジスタＴ１のドレイン領域Ｄと、それに対応するデータ線ＤＬとは、互いに電気的に接続される。
そうすると、接地線ＧＮＤＬの接地電位（ＧＮＤ）がセルトランジスタＴ１を通してデータ線ＤＬに出力されることとなる。このため、図３（ｂ）に示すようにデータ線ＤＬの電位は、プリチャージ電位（例えばＶｄｄ＝３Ｖ）から接地電位（ＧＮＤ）に変化する。このとき、データ線ＤＬの接地電位は、デジタルデータ「１」として、データ線ＤＬから出力バッファＢＦを通してＯＴＰメモリの外部に出力されることとなる。
次に、記憶状態「０」のセルトランジスタＴ１から、デジタルデータを読み出す動作について図３（ｂ）を参照して説明する。この場合、セルトランジスタＴ１に接続されたワード線ＷＬＬの電位をローレベル（Ｌ）からハイレベル（Ｈ）とする。なお、ここでデータ線ＤＬは、予め所定のプリチャージ電位（例えば電源電位Ｖｄｄ＝３Ｖ）に初期設定されている。
ワード線ＷＬＬの電位がハイレベル（Ｈ）となると、セルトランジスタＴ１がオン状態となる。上述の通り「０」が書き込まれた状態では、キャパシタ絶縁膜７ａは絶縁破壊されていないため、セルトランジスタＴ１のドレイン領域Ｄと、それに対応するデータ線ＤＬとは、電気的に接続されない。
そうすると、図３（ｂ）に示すようにデータ線ＤＬの電位はプリチャージ電位（例えばＶｄｄ＝３Ｖ）のままである。このときデータ線ＤＬのプリチャージ電位は、デジタルデータ「０」として、データ線ＤＬから出力バッファＢＦを通してＯＴＰメモリの外部に出力されることとなる。
このように本発明では、キャパシタ絶縁膜７ａ，７ｂを対応するデータ線ＤＬからの所定の書き込み電圧（高電圧、例えば１１ボルト）の印加によって絶縁破壊するか否かに基づいて、「１」か「０」のいずれかのデジタルデータをＯＴＰメモリセルに書き込むと共に、そのデータを読み出すことが可能となる。また、ＯＴＰメモリセルもしくはＯＴＰメモリセルが内蔵された製品が完成して出荷された後に、ユーザー側によってデジタルデータを任意に書き込むことができる。
次に、本発明の実施形態に係るＯＴＰメモリセルの製造方法について図面を参照しながら説明する。
図４（ａ）に示すように、Ｐ型半導体基板１を準備し、公知のプロセスであるシャロウ・トレンチ・アイソレーション法（以下、ＳＴＩ法と記す）を用いてＰ型半導体基板１上シリコン酸化膜等から成るフィールド酸化膜２を形成する。ここで、ＳＴＩ法とは、活性領域の素子分離に用いられる方法であって、高密度プラズマ化学気層成長（HDPCVD）により、シリコン酸化膜等の絶縁材料を、半導体基板中の浅いトレンチ溝に充填し、これをフィールド酸化膜２とするものである。なお、活性領域の素子分離には局部酸化法（ＬＯＣＯＳ）を用いても良い。
次に、図４（ｂ）に示すようにＰ型半導体基板１の全面にＰ型不純物、例えばボロン（Ｂ＋）イオンを加速電圧８０ＫｅＶで、注入量４×１０１２／ｃｍ２の注入条件でイオン注入し、拡散させることでＰウェル領域３を形成する。
次に、図４（ｃ）に示すように、後にセルトランジスタのソース領域Ｓ，ドレイン領域Ｄとなる領域以外の領域のＰ型半導体基板１上に、露光及び現像処理により不図示のホトレジスト層を選択的に形成し、このホトレジスト層をマスクとしてＮ型不純物、例えばリン（Ｐ＋）イオンを加速電圧８０ＫｅＶで、注入量６×１０１２／ｃｍ２の注入条件でイオン注入し、拡散させることで低濃度のソース領域４（ＬＮ）及び低濃度のドレイン領域５（ＬＮ）を形成する。
次に、ホトレジスト層を除去した後、図４（ｄ）に示すように、Ｐ型半導体基板１の表面を覆うようにシリコン酸化膜６（例えば、熱酸化膜や、ＣＶＤ法によるＴＥＯＳ膜）を例えば６０ｎｍの膜厚に形成する。なお、セルトランジスタ形成領域Ｒ１のゲート電極形成領域に形成されたシリコン酸化膜６はゲート絶縁膜６となる。
次に、セルトランジスタのゲート電極形成領域のシリコン酸化膜６上に、露光及び現像処理により不図示のホトレジスト層を選択的に形成し、このホトレジスト層をマスクとして、シリコン酸化膜６を選択的にエッチングにより除去する。
次に、ホトレジスト層を除去した後、Ｐ型半導体基板１を熱酸化しシリコン酸化膜６よりも薄い、例えば６ｎｍの膜厚のシリコン酸化膜７を形成する。ここで、キャパシタ形成領域Ｒ２に形成されたシリコン酸化膜７は、キャパシタ絶縁膜７a，７ｂとなる。
次に、図４（ｄ）に示すように、キャパシタ形成領域Ｒ２の低濃度のドレイン領域５の一部上に開口部を有する不図示のホトレジスト層をマスクとして、Ｎ型不純物、例えばヒ素（Ａｓ＋）イオンを加速電圧１４０ＫｅＶで、注入量５×１０１４／ｃｍ２の注入条件でイオン注入し、拡散させることで高濃度の埋め込み層８（ＢＮ＋）を形成する。これが、キャパシタの下部電極となる。なお、セルの小型化を図る上で、埋め込み層８（ＢＮ＋）はフィールド酸化膜２に隣接して形成することが好ましい。
次に、Ｐ型半導体基板１全面に、例えばポリシリコン膜を形成する。次に、このポリシリコン膜上に選択的に形成した不図示のホトレジスト層をマスクとして、図５（ａ）に示すようにセルトランジスタのゲート絶縁膜６上にゲート電極９、キャパシタ絶縁膜７ａ，７ｂ上にキャパシタの上部電極となる導電層１０を形成する。
次に、図５（ｂ）に示すように、ゲート電極９及び導電層１０の側壁にスペーサ膜１１を形成する。このスペーサ膜１１は、ＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜をエッチバックすることで形成することができる。なお、スペーサ膜１１はシリコン窒化膜であっても良い。
そして、図５（ｂ）に示すように、スペーサ膜１１をマスクとして、Ｎ型不純物、例えばヒ素（Ａｓ＋）イオンを加速電圧１００ＫｅＶで、注入量５×１０１５／ｃｍ２の注入条件でイオン注入し、拡散させることで低濃度のソース領域４（ＬＮ）内，低濃度のドレイン領域５（ＬＮ）内に、それぞれ高濃度のソース領域１２（Ｎ＋），高濃度のドレイン領域１３（Ｎ＋）を形成する。
高濃度のドレイン領域１３（Ｎ＋）は埋め込み層８（ＢＮ＋）と一部オーバーラップして形成させるようにイオン注入することがメモリセルの小型化を進める上で好ましい。また、上述の通り、耐圧確保の観点から埋め込み層８（ＢＮ＋）の不純物濃度は、高濃度のドレイン領域１３（Ｎ＋）の不純物濃度に比して高くならないように形成することが好ましい。
次に、図５（ｃ）に示すように例えばシリコン酸化膜やシリコン窒化膜等から成る層間絶縁膜１４をＣＶＤ法などにより形成する。そして、露光及び現像処理により不図示のホトレジスト層を選択的に形成し、このホトレジスト層をマスクとして、セルトランジスタの高濃度のソース領域１２（Ｎ＋）及び導電層１０とが露出される第１，第２のコンタクトホールＦＣ１，ＦＣ２を形成し、当該コンタクトホールＦＣ１，ＦＣ２にアルミニウム（Ａｌ）やタングステン（Ｗ）などの導電物質を充填してプラグ１５，１６を形成する。
次に、図示はしないが外部の影響から保護するために、酸化膜や窒化膜等から成る保護膜を形成し、その後外部配線と電気的に接続するためのコンタクトを形成する。そして、セルトランジスタのソース領域Ｓは第１のコンタクトホールＦＣ１を通し、さらに接地線ＧＮＤＬを通して接地され、セルトランジスタのゲート電極９はワード線ＷＬＬ，ＷＬＲと電気的に接続され、キャパシタの導電層１０は第２のコンタクトホールＦＣ２を通して、データ線ＤＬと電気的に接続される。
以上のように、本願の発明に係る不揮発性半導体記憶装置及びその製造方法によれば、従来のＯＴＰメモリセルに比して、小型化と製造プロセス・コストの大幅な節減が可能となり、本発明のＯＴＰメモリセルを備えた電子タグやこれを内蔵したその他の半導体製品の製造コストを低く抑えることが可能となる。なお、具体的に本願発明を適用した場合の一例としては、セル一つの面積が約３６ｕｍ２であったものを、約３０ｕｍ２に小型化したＯＴＰメモリセルが開発されている（約１５％のシュリンク）。
また、本実施形態では、Ｐウェル領域内にＮ型不純物イオンを注入して、各ソース領域、各ドレイン領域、各埋め込み層を形成しているが、本発明はこれに限定されるものではなく、例えばＮ型半導体層内にＰ型不純物をイオン注入して、各ソース領域、各ドレイン領域、各埋め込み層を形成するものでも良い。
１ Ｐ型半導体基板 ２ フィールド酸化膜
３ Ｐウェル領域 ４ 低濃度のソース領域
５ 低濃度のドレイン領域 ６ シリコン酸化膜、ゲート絶縁膜
７ シリコン酸化膜 ７ａ，７ｂ キャパシタ絶縁膜
８ 埋め込み層 ９ ゲート電極
１０ 導電層 １１ スペーサ膜
１２ 高濃度のソース領域 １３ 高濃度のドレイン領域
１４ 層間絶縁膜 １５ プラグ
１６ プラグ ２０ チャネル領域
Ｓ ソース領域 Ｄ ドレイン領域
ＦＣ１ 第１のコンタクトホール ＦＣ２ 第２のコンタクトホール
Ｃ１ 第１のキャパシタ Ｃ２ 第２のキャパシタ
Ｔ１ 第１のセルトランジスタ Ｔ２ 第２のセルトランジスタ
ＷＬＬ，ＷＬＲ ワード線 ＤＬ データ線
ＧＮＤＬ 接地線 ＢＦ 出力バッファ
ＶＳ 電圧供給回路 Ｒ１ セルトランジスタ形成領域
Ｒ２ キャパシタ形成領域
３ Ｐウェル領域 ４ 低濃度のソース領域
５ 低濃度のドレイン領域 ６ シリコン酸化膜、ゲート絶縁膜
７ シリコン酸化膜 ７ａ，７ｂ キャパシタ絶縁膜
８ 埋め込み層 ９ ゲート電極
１０ 導電層 １１ スペーサ膜
１２ 高濃度のソース領域 １３ 高濃度のドレイン領域
１４ 層間絶縁膜 １５ プラグ
１６ プラグ ２０ チャネル領域
Ｓ ソース領域 Ｄ ドレイン領域
ＦＣ１ 第１のコンタクトホール ＦＣ２ 第２のコンタクトホール
Ｃ１ 第１のキャパシタ Ｃ２ 第２のキャパシタ
Ｔ１ 第１のセルトランジスタ Ｔ２ 第２のセルトランジスタ
ＷＬＬ，ＷＬＲ ワード線 ＤＬ データ線
ＧＮＤＬ 接地線 ＢＦ 出力バッファ
ＶＳ 電圧供給回路 Ｒ１ セルトランジスタ形成領域
Ｒ２ キャパシタ形成領域
Claims (14)
- セルトランジスタとキャパシタを含むメモリセルを備えた不揮発性半導体記憶装置において、
前記セルトランジスタのゲート電極に電気的に接続されたワード線と、
前記セルトランジスタのドレイン領域内に形成され、キャパシタの下部電極となる埋め込み層と、
前記埋め込み層上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、キャパシタの上部電極となる導電層と、
前記導電層に電気的に接続されたデータ線と、
前記データ線から前記キャパシタ絶縁膜に所定の電圧を印加する電圧供給回路とを備え、
前記キャパシタ絶縁膜が絶縁破壊されることによりデータが書き込まれ、
前記キャパシタ絶縁膜が絶縁破壊されているか否かによってデータを読み出すことを特徴とする不揮発性半導体記憶装置。 - 前記セルトランジスタのドレイン領域は第１の不純物濃度のドレイン領域及び第２の不純物濃度のドレイン領域から成り、前記第２の不純物濃度のドレイン領域は前記第１の不純物濃度のドレイン領域内に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記埋め込み層の不純物濃度は、前記第１の不純物濃度よりも高く、前記第２の不純物濃度よりも低いことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
- 前記キャパシタ絶縁膜は前記セルトランジスタのゲート絶縁膜よりも膜厚が薄いことを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
- 前記埋め込み層は、前記第２の不純物濃度のドレイン領域と一部がオーバーラップして成ることを特徴とする請求項２乃至請求項４のいずれかに記載の不揮発性半導体記憶装置。
- 前記半導体基板上の活性領域を分離する素子分離膜を有し、前記素子分離膜上に前記導電層を備えたことを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置。
- 前記埋め込み層は前記素子分離膜と隣接していることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
- 前記セルトランジスタのソース領域は接地されていることを特徴とする請求項１乃至請求項７のいずれかに記載の不揮発性半導体記憶装置。
- 半導体基板上にキャパシタとセルトランジスタを含むメモリセルを備えた不揮発性半導体記憶装置の製造方法において、
前記半導体基板の表面に第１の不純物濃度のドレイン領域を形成する工程と、
前記第１の不純物濃度のドレイン領域上にキャパシタ絶縁膜を形成する工程と、
前記第１の不純物濃度のドレイン領域内に前記キャパシタの下部電極となる埋め込み層を形成する工程と、
前記キャパシタ絶縁膜上に前記キャパシタの上部電極となる導電層を形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の不純物濃度のドレイン領域内に第２の不純物濃度のドレイン領域を形成する工程を含み、前記第２の不純物濃度は前記埋め込み層の不純物濃度よりも高く、前記第１の不純物濃度は前記埋め込み層の不純物濃度よりも低いことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
- 前記キャパシタ絶縁膜は前記セルトランジスタのゲート絶縁膜の膜厚よりも膜厚が薄いことを特徴とする請求項９または請求１０に記載の不揮発性半導体記憶装置の製造方法。
- 前記第２の不純物濃度のドレイン領域を形成する工程は、前記埋め込み層と一部がオーバーラップするようにイオン注入して形成すること特徴とする請求項１０または請求項１１に記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の不純物濃度のドレイン領域を形成する工程の前に、前記メモリセルを素子分離する素子分離膜を形成する工程をし、その後、
前記素子分離膜に隣接して前記第１の不純物濃度のドレイン領域を形成する工程と、
前記素子分離膜上に前記導電層を形成する工程を含むことを特徴とする請求項９乃至請求項１２のいずれかに記載の不揮発性半導体記憶装置の製造方法。 - 半導体基板上にキャパシタとセルトランジスタを含むメモリセルを備えた不揮発性半導体記憶装置の製造方法において、
前記半導体基板のメモリセルを素子分離する素子分離膜を形成する工程と、
前記セルトランジスタの形成領域に不純物イオンを注入して、前記素子分離絶縁膜に隣接した第１の不純物濃度のドレイン領域、及び第１の不純物濃度のソース領域を形成する工程と、
前記半導体基板上に第１の膜厚を有する第１の絶縁膜を形成する工程と、
前記セルトランジスタのゲート電極形成領域以外の領域の前記第１の絶縁膜をエッチング除去する工程と、
前記半導体基板上に第２の膜厚を有する第２の絶縁膜を形成する工程と、
前記第１の不純物濃度のドレイン領域内に不純物イオンを注入して前記キャパシタの下部電極となる埋め込み層を形成する工程と、
前記第１の絶縁膜上にゲート電極を形成する工程と、
前記第２の絶縁膜上及び前記素子分離膜上に前記キャパシタの上部電極となる導電層を形成する工程と、
前記ゲート電極及び導電層をマスクとして不純物イオンを注入して、第２の不純物濃度のソース領域及びドレイン領域を形成する工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
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