CN1828774A - 非易失性半导体存储装置及其制造方法 - Google Patents

Abstract

本发明提供一种非易失性半导体存储装置及其制造方法，可实现OTP存储器单元的小型化和制造工艺、成本的大幅的节约。在OTP存储器的单元晶体管的漏区D内形成成为电容器的下部电极的嵌入层(8)(BN⁺)，在该嵌入层(8)上形成可通过从数据线(DL)施加的规定的电压而绝缘破坏的膜厚薄的电容器绝缘膜(7a、7b)，在该电容器绝缘膜(7a、7b)上、场氧化膜(2)上形成成为电容器的上部电极的导电层(10)。此外，使嵌入层(8)(BN⁺)与高浓度的漏区(13)(N⁺)一部分重叠。

Description

非易失性半导体存储装置及其制造方法

技术领域

本发明涉及非易失性半导体存储装置及其制造方法，特别涉及一次可编程(One Time Programmable：OTP)存储器元件及其制造方法。

背景技术

近年来，非接触式的个体识别(例如，通过RFID标签的物流管理、出入房间管理、精算管理等)中使用的电子标签广泛普及。RFID(Radio FrequencyIdentification，无线射频识别)是通过微小的电子标签对人或物进行识别、管理的结构，不停留在代替条形码的商品识别、管理技术，作为推进社会的IT化、自动化上的基础技术而受到高度关注。

这里，电子标签被安装在多个识别对象的每个上，在内置的存储器中存储与非安装体有关的数字信息。上述数字信息一般通过用户端的读写器非接触地读写。

作为存储数字信息的存储器，例如举出掩模ROM。该掩模ROM的数字数据在掩模ROM完成时固定地被存储。从而，在内置了该掩模ROM的电子标签作为产品而投放到市场之后，电子标签的用户将不能对掩模ROM写入任意的数字数据。

因此，上述电子标签中内置的存储器使用可以在用户侧加电写入期望的数字数据的EPROM或EEPROM等非易失性存储器元件。

但是，存储器使用EPROM或EEPROM的现有例的电子标签在RPROM或EEPROM的结构上，由于芯片尺寸增大、制造工艺复杂，因此制造成本增大。由此，产生存储器以及装载了该存储器的电子标签的单价上升的问题。

因此，从尽可能缩小芯片尺寸、抑制制造成本的观点出发，作为电子标签等所使用的存储器，优选一次可编程存储器(记做OTP存储器)。OTP存储器正如其名，在最初的仅一次写入之后，不能进行数据的删除或进一步的编程地被使用。此外，由于OTP存储器不能将存储的信息变形，所以仅其自身作为产品使用的情况少，不限于电子标签，在半导体装置中作为执行辅助功能的部件等，需要也在增加。

而且，一般的OTP存储器单元具有依次形成有浮动门、电介质膜、控制门的层叠结构(参照专利文献2、3)。

另外，作为与本发明关联的技术文献，举出以下的专利文献。

[专利文献1]特开2003-114247号公报

[专利文献2]特开2004-193606号公报

[专利文献3]特开2004-356631号公报

通常，内置于一个半导体装置中的OTP存储器单元的个数少、OTP存储器单元相对于半导体产品的全部面积所占的面积不大，但一般的OTP存储器单元为了具有非易失性的特性，而如上所述，具有层叠结构(该层叠结构一般依次形成有多晶硅层、绝缘层、多晶硅层，所以为了方便而称为PIP结构)。

这样的层叠结构(PIP结构)的制造工艺复杂，包括OTP存储器单元的电子标签或半导体产品等的制造费用增大。进而，由于OTP存储器单元与膜厚相对厚的高耐压单元晶体管一起集成在半导体衬底上而构成集成电路(由于写入动作时施加高电压)，因此也存在芯片面积增大的问题。

因此，在实用上对包括OTP存储器单元的半导体产品或电子标签的推进上，也需要能够更廉价地提供质量好的OTP存储器单元。

发明内容

本发明鉴于上述课题而完成，其主要特征如下。即，本发明的非易失性半导体存储装置包括含有单元晶体管和电容器的存储器单元，其特征在于，包括：字线，与所述单元晶体管的栅电极电连接；嵌入层，在所述单元晶体管的漏区内形成，成为电容器的下部电极；电容器绝缘膜，在所述嵌入层上形成；导电层，在所述电容器绝缘膜上形成，成为电容器的上部电极；数据线，与所述导电层电连接；以及电压供给电路，从所述数据线对所述电容器绝缘膜施加规定的电压，通过所述电容器绝缘膜被绝缘破坏，从而数据被写入，根据所述电容器绝缘膜是否被绝缘破坏而读出数据。

此外，本发明的非易失性半导体存储装置的制造方法是包括在半导体衬底上含有电容器和单元晶体管的存储器单元的非易失性半导体存储装置的制造方法，其特征在于，包括：在所述半导体衬底的表面形成第一杂质浓度的漏区的工序；在所述第一杂质浓度的漏区上形成电容器绝缘膜的工序；在所述第一杂质浓度的漏区内形成成为所述电容器的下部电极的嵌入层的工序；以及在所述电容器绝缘膜上形成成为所述电容器的上部电极的导电层的工序。

本发明在OTP存储器的单元晶体管的漏区内形成成为电容器的下部电极的嵌入层，在该嵌入层上形成通过从数据线施加的规定的电压能够绝缘破坏的电容器绝缘膜，在该电容器绝缘膜上形成成为电容器的上部电极的导电层。根据该结构，即使不根据现有的层叠结构(PIP结构)也可以构成OTP存储器单元。

由此，可以实现OTP存储器单元的小型化和制造工艺、成本的大幅的节约，可以将本发明的包括OTP存储器单元的电子标签或内置其的其它的半导体产品的制造成本抑制得低。

此外，通过由第一杂质浓度(低浓度)的漏区和配置于该第一杂质浓度(低浓度)的漏区内的第二杂质浓度(高浓度)的漏区构成单元晶体管的漏区，可以确保对于数据写入时的高电压耐压。

进而，通过使单元晶体管的第二杂质浓度的漏区和成为电容器的下部电极的嵌入层一部分重叠，可以使整体的芯片面积进一步小型化。

进而，将嵌入层的杂质浓度比第一杂质浓度(低浓度)提高浓度，并且比第二杂质浓度(高浓度)降低浓度，从而可以确保漏区整体的耐压。

此外，通过将电容器绝缘膜的膜厚比单元晶体管的栅绝缘膜的膜厚减薄地构成，可以在单元晶体管中确保耐压，同时在电容器中使电容器绝缘膜容易绝缘破坏，将写入动作电压抑制得低。

此外，将成为电容器的下部电极的嵌入层与元件分离膜邻接，在元件分离膜上形成成为电容器的上部电极的导电层，从而进一步实现OTP存储器单元的小型化。

附图说明

图1是说明本发明的非易失性半导体装置的电路图。

图2(a)～图2(b)是说明本发明的非易失性半导体装置的布局图以及剖面图。

图3(a)～图3(b)是说明本发明的非易失性半导体装置的动作的图。

图4(a)～图4(d)是说明本发明的非易失性半导体装置的制造方法的剖面图。

图5(a)～图5(c)是说明本发明的非易失性半导体装置的制造方法的剖面图。

符号说明

1  P型半导体衬底              2  场氧化膜

3  P阱区                      4  低浓度的源区

5  低浓度的漏区               6  硅氧化膜、栅绝缘膜

7  硅氧化膜                   7a、7b电容器绝缘膜

8  嵌入层                     9  栅电极

10 导电层                     11 隔膜

12 高浓度的源区               13 高浓度的漏区

14 层间绝缘膜                 15 栓塞(plug)

16 栓塞                       20 沟道区

S  源区                       D  漏区

FC1第一接触孔                 FC2第二接触孔

C1 第一电容器                 C2 第二电容器

T1 第一单元晶体管             T2 第二单元晶体管

WLL、WLR字线                  DL 数据线

GNDL接地线                    BF 输出缓冲器

VS 电压供给电路               R1 单元晶体管形成区

R2 电容器形成区

具体实施方式

接着，参照附图说明本发明的实施方式。另外，本实施方式的OTP存储器例如在非接触式读写的电子标签中内置使用，但也可以在其它的半导体产品中内置使用，或以单体使用。

图1是本发明的实施方式的OTP存储器的电路图，图2(a)是图1所示的实施方式的OTP存储器的布局图。

如图1以及图2(a)所示，本实施方式的OTP存储器以单元晶体管T1、T2以及电容器C1、C2的各自一组构成OTP存储器的一个单元(Cell1、Cell2)。如图2(a)所示，Cell1以及Cell2是以第二接触孔FC2为中心对称的关系。

字线WLL、WLR(例如由多晶硅层或多晶硅化物(polycide)构成)分别与单元晶体管T1、T2的栅电极电连接而配置。此外，单元晶体管T1、T2的漏区分别与电容器C1、C2的下部电极连接，其电压分别为VL、VR。

此外，在单元晶体管T1、T2的漏区(电容器C1、C2的下部电极)存在寄生电容CP1、CP2。寄生电容CP1、CP2主要是PN结电容。

此外，在单元晶体管T1、T2的源区经由接地线GNDL接地，电容器C1、C2的上部电极与数据线DL电连接。数据线DL与电压供给电路VS连接，通过这样的电压供给电路VS对数据线DL供给电压。此外，在数据读出时通过输出缓冲器BF对外部输出。

接着，关于本实施方式的OTP存储器的细节，参照其剖面图进行说明。图2(b)是图2(a)所示的本实施方式的OTP存储器的沿着X-X线的剖面图。

如图2(b)所示，例如在由P型硅衬底构成的半导体衬底1上的表面上隔开规定间隔而形成由高浓度的源区12(N+)以及低浓度的源区4(LN)构成的源区S和由高浓度的漏区13(N+)以及低浓度的漏区5(LN)构成的漏区D，在它们之间形成有沟道区20。

这里，高浓度的源区12(N⁺)形成在低浓度的源区4(LN)内，高浓度的漏区13(N⁺)形成在低浓度的漏区5(LN)内。即，本实施方式的单元晶体管T1、T2具有所谓的LDD结构(Lightly Doped Drain，轻掺杂漏)，其它的单元晶体管也具有相同的LDD结构。这是为了对于数据写入时的高电压确保耐压，但本发明不限于此，根据需要，也可以不是LDD结构。

而且，在沟道区20的一部分上、源区S以及漏区D的一部分上经由高耐压用的膜厚厚的栅绝缘膜6(例如，膜厚为60nm)形成有由多晶硅等构成的栅电极9。栅电极9通过未图示的布线与字线WLL、WLR电连接。

此外，在漏区D内形成有作为高浓度的杂质型层(BN⁺)的嵌入层8(BN⁺)。该嵌入层8(BN⁺)是电容器C1、C2的下部电极，在本实施方式中，为与所述高浓度的漏区13(N⁺)部分重叠的结构。

这样，通过使漏区D内的高浓度的漏区13(N⁺)和成为电容器的下部电极的嵌入层8(BN⁺)一部分重叠，可以使整体的芯片面积小型化。但是，本发明不限定于此，也可以根据需要而不使高浓度的漏区13(N⁺)和嵌入层8(BN⁺)重叠。

另外，低浓度的漏区5(LN)、高浓度的漏区13(N⁺)以及嵌入层8(BN⁺)的杂质浓度的关系从确保耐压的观点出发，优选为LN＜BN+＜N⁺。是因为如果将嵌入层8(BN⁺)的杂质浓度相对于高浓度漏区13(N⁺)的杂质浓度提高，则漏区D整体的杂质浓度升高，漏耐压降低。

此外，在半导体衬底1上形成有用于分离活性区域(OTP存储器单元)的场氧化膜2。在实现单元的小型化上，场氧化膜2优选所谓的STI结构(浅沟道隔离)，但也可以是LOCOS结构。此外，为了实现单元的小型化，与该场氧化膜2邻接形成有漏区D以及嵌入层8(BN⁺)。

而且，在漏区D的一部分上形成有由硅氧化膜等构成的电容器绝缘膜7a、7b，并经由该电容器绝缘膜7a、7b形成有由多晶硅层等构成的导电层10，以便从嵌入层8(BN⁺)上连接到场氧化膜2。导电层10为电容器的上部电极。

另外，本实施方式中，使电容器绝缘膜7a、7b的膜厚比栅绝缘膜6的膜厚薄(例如6nm)。这是由于本发明通过使电容器绝缘膜7a、7b绝缘破坏而进行数据的写入，尽可能将此时的写入动作电压抑制得低。根据这样的结构，在单元晶体管T1、T2中确保耐压，同时在电容器C1、C2中使电容器绝缘膜7a、7b容易绝缘破坏。

而且，在该单元晶体管T1、T2上以及晶体管C1、C2上形成有层间绝缘膜14。层间绝缘膜14例如由硅氧化膜等构成，但也可以是包含硅氮化膜等的复合膜。在该层间绝缘膜14上形成有接触孔FC1、FC2。

接触孔FC1被开口形成，以便露出单元晶体管T1、T2的源区S。而且，在该接触孔FC1中嵌入由铝(Al)或钨(W)等导电材料构成的栓塞15、16。而且，在栓塞15上形成有接地线GNDL，该接地线GNDL通过栓塞15与单元晶体管T1和T2的源区S电连接。

另一个接触孔FC2被开口形成，以便露出作为电容器C1、C2的上部电极的导电层10。在该接触孔FC2中也与接触孔FC1同样嵌入栓塞16。而且，在该栓塞16上形成有数据线DL，该数据线DL通过栓塞16与导电层10电连接。

该导电层10可以通过电容器绝缘膜7a、7b绝缘破坏而通过嵌入层8(BN⁺)与单元晶体管T1和T2的漏区D电连接。即，漏区D通过晶体管绝缘膜7a、7b绝缘破坏而通过栓塞16、导电层10、嵌入层8(BN⁺)与数据线DL连接。

接着，参照图3(a)、图3(b)说明对上述OTP存储器存储‘1’或‘0’的数字数据的写入动作。图3(a)表示数据写入动作时的数据线DL、VL、VR、字线WLL、字线WLR各自的电位的变化。此外，图3(b)表示数据读出动作时的数据线DL、VL、字线WLL、字线WLR各自的电位的变化。

最初说明对单元晶体管T1写入数字数据‘1’的情况。在该情况下，与单元晶体管T1连接的字线WLL的电位从低电平(L)成为规定的高电平(H)。这样，单元晶体管T1成为导通状态。

然后，对与导电层10连接的数据线DL施加规定的写入电压(例如11伏特)。这里，规定的写入电压是指可以使数据线DL连接的电容器C1、C2的电容器绝缘膜7a、7b绝缘破坏的高电压。

此时，单元晶体管T1由于字线WLL的高电平的电位(H)而成为导通状态，因此单元晶体管T1的漏区D成为接地电位。从而，对数据线DL施加的规定的写入电压集中在数据线DL和漏区D之间存在的电容、即电容器绝缘膜7a被集中施加。

由此，电容器绝缘膜7a绝缘破坏(Cap Short)，单元晶体管T1的漏区D和与其对应的数据线DL电连接。以下将数据线DL和漏区D通过上述绝缘破坏而被连接的单元晶体管T1称作存储状态‘1’的单元晶体管。

另一方面，由于数据线DL上连接有单元晶体管T2，所以如果单元晶体管T2为导通状态，则通过与上述同样的动作也对单元晶体管T2进行数据的写入，如果与单元晶体管T2连接的字线WLR的电位为低电平的状态(L)、即单元晶体管T2为截止的状态，则电容器绝缘膜7b绝缘破坏，不对单元晶体管T2进行数字数据‘1’的写入。

这里，在截止状态的单元晶体管T2中，在接地电位的P型半导体衬底1的P阱区3和低浓度的漏区5(LN)的边界存在结电容(PN结的过流层产生的静电电容)。因此，对数据线DL施加的写入电压对应于电容器绝缘膜7b的电容和上述结电容的两个电容而被二分割来施加。

这里，电容器C2的静电电容(例如，10fF)相对于寄生电容CP2的静电电容(例如，1fF以下)较大。从而，即使数据线DL的电位上升，如图3(a)所示，由于VR的电位上升，因此单元晶体管T2的电容器绝缘膜7b也不绝缘破坏。

从而，例如，上述单元晶体管T1为导通状态下，即使从数据线DL施加使电容器绝缘膜7a绝缘破坏的电压(例如11伏特)，只要单元晶体管T2为截止状态，则电容器绝缘膜7b不绝缘破坏。

接着，说明对单元晶体管T1和T2写入数字数据‘0’的情况。根据本实施方式，在写入数字数据‘0’时，不需要特定的写入动作。例如，在使单元晶体管T1的存储状态为‘0’的情况下，不对对应的数据线DL进行可以使电容器绝缘膜7a绝缘破坏的写入电压的施加即可。例如，如果写入电压为11伏特，则不施加该电压以上的电压即可。

此外，也可以使字线WLL、WLR为低电平，使单元晶体管T1、T2为截止状态。如果为截止状态，则漏区D不成为接地电位(GND)，是因为对数据线DL施加的规定的电压不会被集中施加在电容器绝缘膜7a、7b上。以下，将电容器绝缘膜7a、7b不被破坏而数据线DL和漏区D绝缘的单元晶体管称作存储状态‘0’的单元晶体管。

接着，参照图3(b)说明从上述OTP存储器单元读出‘1’或‘0’的数字数据的动作。这里，首先说明从存储状态‘1’的单元晶体管T1读出数字数据的动作。在该情况下，使与单元晶体管T1的栅电极9电连接的字线WLL的电位从低电平(L)成为高电平(H)。

另外，这里，数据线DL被预先初始设定为规定的预充电电位(例如电源电位Vdd＝3V)。字线WLL的电位成为高电平(H)时，单元晶体管T1成为导通状态。如上所述，在写入‘1’的状态下，由于电容器绝缘膜7a绝缘破坏，因此单元晶体管T1的漏区D和与其对应的数据线DL互相电连接。

于是，接地线GNDL的接地电位(GND)通过单元晶体管T1被输出到数据线DL。因此，如图3(b)所示，数据线DL的电位从预充电电位(例如Vdd＝3V)变化为接地电位(GND)。此时，数据线DL的接地电位作为数字数据‘1’，从数据线DL通过输出缓冲器BF输出到OTP存储器的外部。

接着，参照图3(b)说明从存储状态‘0’的单元晶体管T1读出数字数据的动作。在该情况下，使与单元晶体管T1连接的字线WLL的电位从低电平(L)成为高电平(H)。另外，这里，数据线DL预先被初始设定为规定的预充电电位(例如电源电位Vdd＝3V)。

字线WLL的电位成为高电平(H)时，单元晶体管T1成为导通状态。如上所述，在写入‘0’的状态下，由于电容器绝缘膜7a未绝缘破坏，因此单元晶体管T1的漏区D和与其对应的数据线DL不电连接。

于是，如图3(b)所示，数据线DL的电位为预充电电位(例如，Vdd＝3V)的状态。此时，数据线DL的预充电电位作为数字数据‘0’，从数据线DL通过输出缓冲器BF被输出到0TP存储器的外部。

这样，在本发明中，根据是否通过来自对应的数据线DL的规定的写入电压(高电压，例如11伏特)的施加使电容器绝缘膜7a、7b绝缘破坏，可以将‘1’或‘0’的其中一个数字数据写入OTP存储器单元，同时读出该数据。此外，OTP存储器单元或内置了OTP存储器单元的产品完成而出厂后，可以由用户侧任意地写入数字数据。

接着，参照附图说明本发明的实施方式的OTP存储器单元的制造方法。

如图4(a)所示，准备P型半导体衬底1，使用公知的工艺——浅沟道隔离法(以下记做STI法)在P型半导体衬底1上形成由硅氧化膜等构成的场氧化膜2。这里，STI法是活性区域的元件分离所使用的方法，通过高密度等离子体化学气相生长(HDPCVD)，将硅氧化膜等绝缘材料填充到半导体衬底中的浅沟道内，将其作为场氧化膜2。另外，也可以对活性区域的元件分离使用局部氧化法(LOCOS)。

接着，如图4(b)所示，在P型半导体衬底1的全面，以加速电压80KeV、注入量4×10¹²/cm²的注入条件对P型杂质、例如硼(B⁺)进行离子注入并使其扩散，从而形成P阱区3。

接着，如图4(c)所示，然后在成为单元晶体管的源区S、漏区D的区域以外的区域的P型半导体衬底1上，通过曝光以及显影处理选择性地形成未图示的光致抗蚀剂层，将该光致抗蚀剂层作为掩模，以加速电压80KeV、注入量6×10¹²/cm²的注入条件对N型杂质、例如磷(P⁺)离子进行离子注入并使其扩散，从而形成低浓度的源区4(LN)以及低浓度的漏区5(LN)。

接着，在除去了光致抗蚀剂层之后，如图4(d)所示，覆盖P型半导体衬底1的表面地将硅氧化膜6(例如，热氧化膜或通过CVD法的TEOS膜)形成为例如60nm的膜厚。另外，在单元晶体管形成区域R1的栅电极形成区域形成的硅氧化膜6成为栅绝缘膜6。

接着，在单元晶体管的栅电极形成区域的硅氧化膜6上，通过曝光以及显影处理选择性地形成未图示的光致抗蚀剂层，将该光致抗蚀剂层作为掩模，选择性地通过蚀刻除去硅氧化膜6。

接着，在除去了光致抗蚀剂层之后，将P型半导体衬底1热氧化，形成比硅氧化膜6薄的、例如6nm的膜厚的硅氧化膜7。这里，在电容器形成区域R2形成的硅氧化膜7成为电容器绝缘膜7a、7b。

接着，如图4(d)所示，将在电容器形成区域R2的低浓度的漏区5的一部分上具有开口部的未图示的光致抗蚀剂层作为掩模，以加速电压140KeV、注入量5×10¹⁴/cm²的注入条件对N型杂质、例如砷(As⁺)离子进行离子注入并使其扩散，从而形成高浓度的嵌入层8(BN⁺)。这成为电容器的下部电极。另外，在实现单元的小型化上，优选嵌入层8(BN⁺)与场氧化膜2邻接形成。

接着，在P型半导体衬底1全面形成例如多晶硅膜。接着，将在多晶硅膜上选择性地形成的未图示的光致抗蚀剂层作为掩模，如图5(a)所示，在单元晶体管的栅绝缘膜6上形成栅电极9、在电容器绝缘膜7a、7b上形成成为电容器的上部电极的导电层10。

接着，如图5(b)所示，在栅电极9以及导电层10的侧壁上形成隔膜11。该隔膜11通过由CVD法层叠硅氧化膜，并对硅氧化膜进行蚀刻而形成。另外，隔膜11也可以是硅氮化膜。

而且，如图5(b)所示，将隔膜11作为掩模，以加速电压100KeV、注入量5×10¹⁵/cm²的注入条件对N型杂质、例如砷(As⁺)进行离子注入并使其扩散，从而在低浓度的源区4(LN)内、低浓度的漏区5(LN)内分别形成高浓度的源区12(N⁺)、高浓度的漏区13(N⁺)。

进行离子注入，以使高浓度的漏区13(N⁺)与嵌入层8(BN⁺)一部分重叠而形成，这在推进存储器单元的小型化上是优选的。此外，如上所述，根据确保耐压的观点，嵌入层8(BN⁺)的杂质浓度优选形成为不比高浓度的漏区13(N⁺)的杂质浓度高。

接着，如图5(c)所示，通过CVD法等形成例如由硅氧化膜或硅氮化膜等构成的层间绝缘膜14。而且，通过曝光以及显影处理选择性地形成未图示的光致抗蚀剂层，将该光致抗蚀剂层作为掩模，形成露出单元晶体管的高浓度的源区12(N⁺)以及导电层10的第一、第二接触孔FC1、FC2，对该接触孔FC1、FC2填充铝(AL)或钨(W)等导电物质而形成栓塞15、16。

接着，虽然未图示，但为了保护而避免外部的影响，形成由氧化膜或氮化膜构成的保护膜，然后，形成用于与外部布线电连接的接触(contact)。然后，单元晶体管的源区S通过第一接触孔FC1、进而通过接地线GNDL接地，单元晶体管的栅电极9与字线WLL、WLR电连接，电容器的导电层10通过接触孔FC2与数据线DL电连接。

如上所述，根据本申请的发明的非易失性半导体存储装置及其制造方法，与现有的OTP存储器单元相比，可实现小型化和制造工艺、成本的大幅度节约，可以将本发明的包括OTP存储器单元的电子标签或内置其的其它的半导体产品的制造成本抑制得低。另外，具体地说，作为应用本申请发明的情况的一例，开发出将一个单元的面积为约36μm²的OTP存储器单元小型化为约30μm²的OTP存储器单元(约15％的收缩)。

此外，在本实施方式中，在P阱区内注入N型杂质离子，形成各源区、各漏区、各嵌入层，但本发明不限于此，例如，在N型半导体层内离子注入P型杂质，从而形成各源区、各漏区、各嵌入层也可以。

Claims (14)

1.一种非易失性半导体存储装置，包括含有单元晶体管和电容器的存储器单元，其特征在于，包括：

字线，与所述单元晶体管的栅电极电连接；

嵌入层，形成在所述单元晶体管的漏区内，成为电容器的下部电极；

电容器绝缘膜，形成在所述嵌入层上；

导电层，形成在所述电容器绝缘膜上，成为电容器的上部电极；

数据线，与所述导电层电连接；以及

电压供给电路，从所述数据线对所述电容器绝缘膜施加规定的电压，

通过所述电容器绝缘膜被绝缘破坏，从而数据被写入，

根据所述电容器绝缘膜是否被绝缘破坏而读出数据。

2.如权利要求1所述的非易失性半导体存储装置，其特征在于，所述单元晶体管的漏区由第一杂质浓度的漏区以及第二杂质浓度的漏区构成，所述第二杂质浓度的漏区配置在所述第一杂质浓度的漏区内。

3.如权利要求2所述的非易失性半导体存储装置，其特征在于，所述嵌入层的杂质浓度比所述第一杂质浓度高，并且比所述第二杂质浓度低。

4.如权利要求1至权利要求3的任何一项所述的非易失性半导体存储装置，其特征在于，所述电容器绝缘膜的膜厚比所述单元晶体管的栅绝缘膜的膜厚薄。

5.如权利要求2至权利要求4的任何一项所述的非易失性半导体存储装置，其特征在于，所述嵌入层与所述第二杂质浓度的漏区一部分重叠而构成。

6.如权利要求1至权利要求5的任何一项所述的非易失性半导体存储装置，其特征在于，具有将所述半导体衬底上的活性区域分离的元件分离膜，在所述元件分离膜上包括所述导电层。

7.如权利要求6所述的非易失性半导体存储装置，其特征在于，所述嵌入层与所述元件分离膜邻接。

8.如权利要求1至权利要求7的任何一项所述的非易失性半导体存储装置，其特征在于，所述单元晶体管的源区接地。

9.一种非易失性半导体存储装置的制造方法，是包括在半导体衬底上含有电容器和单元晶体管的存储器单元的非易失性半导体存储装置的制造方法，其特征在于，包括：

在所述半导体衬底的表面形成第一杂质浓度的漏区的工序；

在所述第一杂质浓度的漏区上形成电容器绝缘膜的工序；

在所述第一杂质浓度的漏区内形成成为所述电容器的下部电极的嵌入层的工序；以及

在所述电容器绝缘膜上形成成为所述电容器的上部电极的导电层的工序。

10.如权利要求9所述的非易失性半导体存储装置的制造方法，其特征在于，包含在所述第一杂质浓度的漏区内形成第二杂质浓度的漏区的工序，所述第二杂质浓度比所述嵌入层的杂质浓度高，并且所述第一杂质浓度比所述嵌入层的杂质浓度低。

11.如权利要求9或权利要求10所述的非易失性半导体存储装置的制造方法，其特征在于，所述电容器绝缘膜的膜厚比所述单元晶体管的栅极绝缘膜的膜厚薄。

12.如权利要求10或权利要求11所述的非易失性半导体存储装置的制造方法，其特征在于，形成所述第二杂质浓度的漏区的工序进行离子注入，使一部分与所述嵌入层重叠。

13.如权利要求9至权利要求12的任何一项所述的非易失性半导体存储装置的制造方法，其特征在于，在形成所述第一杂质浓度的漏区的工序之前，进行形成将所述存储器单元进行元件分离的元件分离膜的工序，然后，包含：

与所述元件分离膜邻接来形成所述第一杂质浓度的漏区的工序；以及

在所述元件分离膜上形成所述导电层的工序。

14.一种非易失性半导体存储装置的制造方法，是包括在半导体衬底上含有电容器和单元晶体管的存储器单元的非易失性半导体存储装置的制造方法，其特征在于，包括：

形成将所述半导体衬底的存储器单元进行元件分离的元件分离膜的工序；

在所述单元晶体管的形成区域注入杂质离子，形成与所述元件分离绝缘膜邻接的第一杂质浓度的漏区、以及第一杂质浓度的源区的工序；

在所述半导体衬底上形成具有第一膜厚的第一绝缘膜的工序；

蚀刻除去所述单元晶体管的栅电极形成区域以外的区域的所述第一绝缘膜的工序；

在所述半导体衬底上形成具有第二膜厚的第二绝缘膜的工序；

在所述第一杂质浓度的漏区内注入杂质离子而形成成为所述电容器的下部电极的嵌入层的工序；

在所述第一绝缘膜上形成栅电极的工序；

在所述第二绝缘膜以及所述元件分离膜上形成成为所述电容器的上部电极的导电层的工序；以及

将所述栅电极以及导电层作为掩模，注入杂质离子，从而形成第二杂质浓度的源区以及漏区的工序。

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