JP5160142B2 - Otpメモリセル及びotpメモリ - Google Patents
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Description
以下、図面を参照して本発明の実施の形態について説明する。また、以下では、本発明にかかる半導体装置の一例として状態記憶素子にOTPセルを用いたOTPメモリについて説明する。図1に本実施の形態にかかる半導体装置1のブロック図を示す。図1に示すように、半導体装置1は、OTPメモリアレイ10、制御回路11、WLデコーダ12、BLデコーダ13、センスアンプ14、入出力バッファ15、チャージポンプ16を有している。
図5に示す実施の形態1にかかるOTPメモリセルの断面図に対応する実施の形態2にかかるOTPメモリセルの断面図を図30に示す。図30に示すように、実施の形態2にかかるOTPセルは、下部電極LEの第1のトレンチ型絶縁領域STI1に接する側壁に窪み部38を有している。ここで、窪み部38を有する尖り部を尖り部37とする。
実施の形態3は、実施の形態1にかかるOTPセルの変形例である。そのため、実施の形態1と同じ部分については説明を省略する。実施の形態3にかかるOTPメモリセルの回路図を図32に示す。
実施の形態4にかかるOTPメモリセルは、PMOSトランジスタで形成された選択トランジスタを有している。実施の形態4にかかるOTPメモリセルの回路図を図37に示す。
実施の形態5にかかるOTPメモリセルは、実施の形態3にかかるOTPメモリセルの選択トランジスタをPMOSトランジスタで構成したものである。実施の形態5にかかるOTPメモリセルの回路図を図42に示す。
10 OTPメモリアレイ
11 制御回路
12 WLデコーダ
13 BLデコーダ
14 センスアンプ
15 入出力バッファ
16 チャージポンプ
20、60、70、80 OTPメモリセル
30 基板
31、32、35、36、48 絶縁膜
33、37 尖り部
34、37 突起部
38 窪み部
39 素子分離層
40 パッド絶縁膜
41 窒化膜
42、42a、42b レジスト
43a、43b 開口
44 CVD絶縁膜
46、47 ディボット
49 ポリシリコン
STI、STI1、STI2 トレンチ型絶縁領域
L 配線
LE 下部電極
UE 上部電極
SELTr 選択トランジスタ
OTPC OTPセル
S ソース
D ドレイン
G ゲート電極
WL ワード線
BL ビット線
SL ソース線
CT コンタクト
TH スルーホール
Claims (17)
- 状態記憶素子と、選択トランジスタと、から構成されるOTP(One Time Programmable)メモリセルであって、
前記状態記憶素子の下部電極が形成される下部電極形成領域と、前記選択トランジスタのソース及びドレインが形成される拡散層形成領域と、前記下部電極形成領域に隣接する第1のトレンチ型絶縁領域と、前記拡散層形成領域に隣接する第2のトレンチ型絶縁領域と、を含む半導体基板と、
前記第1のトレンチ型絶縁領域に接し、前記下部電極上に形成される第1の絶縁膜と、
前記第1の絶縁膜上に形成される前記状態記憶素子の上部電極と、
前記ソースと前記ドレインとの間に延びるチャネル領域と、
前記第2のトレンチ型絶縁領域に接し、前記チャネル領域上に形成される第2の絶縁膜と、
該第2の絶縁膜上に形成される前記選択トランジスタのゲート電極と、
を有し、
前記第1の絶縁膜に接する前記下部電極形成領域の端部の少なくとも一部の形状は、前記第2の絶縁膜に接する前記チャネル領域の端部の形状よりも尖っている、
ことを特徴とするOTPメモリセル。 - 前記下部電極形成領域の上面は凹状に形成されることを特徴とする請求項1に記載のOTPメモリセル。
- 前記下部電極形成領域は、前記トレンチ型絶縁領域側の側壁に窪み部を有していることを特徴とする請求項1又は2に記載のOTPメモリセル。
- 前記上部電極は、前記トレンチ型絶縁領域の上部の領域において、前記トレンチ型絶縁領域側に突出し、前記下部電極形成領域の端部との間に前記絶縁膜を介して形成される突起部を有することを特徴とする請求項1乃至3のいずれか1項に記載のOTPメモリセル。
- 前記下部電極形成領域の中央部付近の上層に形成される前記第1の絶縁膜の膜厚と、前記チャネル領域の中央部付近の上層に形成される前記第2の絶縁膜の膜厚は実質的に同じ厚さで形成されることを特徴とする請求項1乃至4のいずれか1項に記載のOTPメモリセル。
- 前記状態記憶素子は、前記下部電極形成領域の端部と前記上部電極とが前記第1の絶縁膜によって絶縁される第1の記憶状態と、前記下部電極形成領域の端部と前記上部電極とが電気的に短絡される第2の記憶状態とのいずれか一方を記憶することを特徴とする請求項1乃至5のいずれか1項に記載のOTPメモリセル。
- ビット線と、ソース線と、ワード線と、前記ビット線もしくは前記ソース線の少なくともどちらか一方と電気的に接続される複数の状態記憶素子と、前記ワード線と電気的に接続される複数の選択トランジスタと、から構成されるOTP(One Time Programmable)メモリであって、
前記状態記憶素子の下部電極が形成される下部電極形成領域と、前記選択トランジスタのソース及びドレインが形成される拡散層形成領域と、前記下部電極形成領域に隣接する第1のトレンチ型絶縁領域と、前記拡散層形成領域に隣接する第2のトレンチ型絶縁領域と、を含む半導体基板と、
前記第1のトレンチ型絶縁領域に接し、前記下部電極上に形成される第1の絶縁膜と、
該第1の絶縁膜上に形成される前記状態記憶素子の上部電極と、
前記ソースと前記ドレインとの間に伸びるチャネル領域と、
前記第2のトレンチ型絶縁領域に接し、前記チャネル領域上に形成される第2の絶縁膜と、
前記第2の絶縁膜上に形成される前記選択トランジスタのゲート電極と、
を有し、
前記第1の絶縁膜に接する前記下部電極形成領域の端部の少なくとも一部の形状は、前記第2の絶縁膜に接する前記チャネル領域の端部の形状よりも尖っている、
ことを特徴とするOTPメモリ。 - 前記下部電極は、前記選択トランジスタのドレインと一体に形成され、前記上部電極は前記ビット線に接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのソースは前記ソース線に接続されることを特徴とする請求項7に記載のOTPメモリ。
- 前記OTPメモリは、前記ワード線が選択状態であって、前記ソース線に第1の電圧が供給され、前記ビット線に前記第1の電圧よりも高い電圧値となる高電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第1の記憶状態となることを特徴とする請求項8に記載のOTPメモリ。
- 前記上部電極は、前記選択トランジスタのソースと接続され、前記下部電極は前記ソース線に接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのドレインは前記ビット線に接続されることを特徴とする請求項7に記載のOTPメモリ。
- 前記OTPメモリは、前記ワード線が選択状態であって、前記ソース線に第1の電圧が供給され、前記ビット線に前記第1の電圧よりも高い電圧値となる高電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第1の記憶状態となることを特徴とする請求項10に記載のOTPメモリ。
- 前記下部電極、前記選択トランジスタのドレイン及び前記選択トランジスタのソースは、N型の半導体で形成されることを特徴とする請求項8乃至11のいずれか1項に記載のOTPメモリ。
- 前記上部電極は、前記選択トランジスタのドレインと接続され、前記下部電極は前記ビット線に接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのソースは前記ソース線に接続されることを特徴とする請求項7に記載のOTPメモリ。
- 前記OTPメモリは、前記ワード線が選択状態であって、前記ソース線に第1の電圧が供給され、前記ビット線に前記第1の電圧よりも低い電圧となる低電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第1の記憶状態となることを特徴とする請求項13に記載のOTPメモリ。
- 前記上部電極は、前記ソース線と接続され、前記下部電極は前記選択トランジスタのソースと接続され、前記選択トランジスタのゲート電極は前記ワード線に接続され、前記選択トランジスタのドレインは前記ビット線に接続されることを特徴とする請求項7に記載のOTPメモリ。
- 前記OTPメモリセルは、前記ワード線が選択状態であって、前記ソース線に第1の電圧が供給され、前記ビット線に前記第1の電圧よりも低い電圧値となる低電圧が供給されることで、前記下部電極形成領域の端部と前記上部電極が短絡した第1の記憶状態となることを特徴とする請求項15に記載のOTPメモリ。
- 前記下部電極は、N型の半導体で形成され、前記選択トランジスタのドレイン及び前記選択トランジスタのソースは、P型の半導体で形成されることを特徴とする請求項13乃至16のいずれか1項に記載のOTPメモリ。
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