JP5000293B2 - 不揮発性半導体メモリ装置 - Google Patents

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Description

本発明は、不揮発性半導体メモリ装置に関し、さらに詳細には、埋め込み半導体装置で書き込みと消去を繰り返し得る不揮発性メモリ機能を提供する不揮発性半導体メモリ装置に関する。
デジタル機器の使用の増加に伴い、情報を格納するための記憶装置は必須機能として、特に情報の書き込み／消去を繰り返し得る不揮発性半導体メモリ装置は、その使用が次第に増加しつつある。
不揮発性メモリ機能を有する埋め込み（ｅｍｂｅｄｄｅｄ）半導体装置は、メモリ素子とこれを駆動するためのロジック（ｌｏｇｉｃ）回路を単一チップで実現したものであり、ロジック半導体製造技術と不揮発性メモリ装置の製造技術を統合して製造される。
図１は、従来の不揮発性半導体メモリ装置のセル構造を示す断面図である。
図１に示すように、従来の不揮発性半導体メモリ装置は、半導体基板１０に第１絶縁膜２０のトンネリング酸化膜を媒介としてフローティング電極３０が形成されており、フローティング電極３０上に第２絶縁膜４０を媒介としてコントロール電極５０を積層した構造で形成されている。
このように、二重ゲート構造を有するスタックゲート型のセル構造を適用した従来の不揮発性半導体メモリ装置が、埋め込み半導体装置の不揮発性メモリとして用いられる場合に、不揮発性メモリセルを形成するために、ロジック回路工程にトンネリング酸化膜形成、フローティング電極３０の形成、フローティング電極上に第２絶縁膜４０を形成しコントロール電極５０を形成するなどの追加工程が必須となる。これにより、工程が複雑となり、原価が増加するという問題がある。
また、集積度の増加につれて、積層した形態の不揮発性メモリセルを使用する場合、トポロジー（ｔｏｐｏｌｏｇｙ）の過度な増加により後続工程で平坦化が難しくなり、工程の難易度が増加するという問題がある。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、積層された電極構造を有さず、かつ、従来のロジック回路製造工程と共に使用することができる不揮発性半導体メモリ装置を提供することにある。
上記の目的を達成すべく、本発明の実施の形態に係る不揮発性半導体メモリ装置は、半導体基板と、前記半導体基板に形成された第１活性領域及び第２活性領域と、前記第１活性領域及び第２活性領域とを分離する素子分離領域と、前記第１活性領域に第１絶縁膜を媒介として該第１絶縁膜上に形成されるセンス用トランジスタのゲート電極と、前記第１活性領域に第２絶縁膜を媒介として該第２絶縁膜上に形成される第１キャパシタのトンネリング電極と、前記第２活性領域内に第３絶縁膜を媒介として該第３絶縁膜上に形成される第２キャパシタのコントロール電極と、を備え、前記第２キャパシタのコントロール電極は、前記素子分離領域とはオーバーラップせずに配置され、寄生キャパシタンスを減らし、前記センス用トランジスタのゲート電極、前記第１キャパシタのトンネリング電極及び第２キャパシタのコントロール電極は平面上、互いに分離されており、前記第２キャパシタのコントロール電極は金属ラインによって、それぞれ前記センス用トランジスタのゲート電極及び前記第１キャパシタのトンネリング電極に電気的に接続されたことを特徴とする。
好ましい実施の形態において、前記第１キャパシタのトンネリング電極は、前記第１活性領域上から前記素子分離領域上まで伸び、前記第１キャパシタのトンネリング電極と前記第２キャパシタのコントロール電極とを接続する前記金属ラインは、前記素子分離領域上で前記第１キャパシタのトンネリング電極に接続されたことを特徴とする。
前記第１絶縁膜と前記第３絶縁膜の厚さが、等しく、前記第１絶縁膜と前記第３絶縁膜が、同時に形成されたことを特徴とする。
前記第１活性領域に第４絶縁膜を媒介として形成された選択トランジスタ電極をさらに備えることを特徴とする。
本発明の不揮発性半導体メモリ装置は、積層された電極構造を有さず、埋め込み半導体装置でロジック回路製造工程と共に同時に製造して、追加の工程なしに製作できるため、製作が容易かつ原価が低減するという効果がある。
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
図２は、本発明の一実施の形態に係る不揮発性半導体メモリ装置のセルレイアウト（ｌａｙｏｕｔ）であり、図３は、図２のＡ−Ａ´線の断面図であり、図４は、図２のＢ‐Ｂ´線の断面図である。
図２〜図４に示すように、本発明の不揮発性半導体メモリ装置は、半導体基板１００、素子分離領域１１０、トランジスタ電極１２０、第１キャパシタ電極１３０、及び第２キャパシタ電極１４０を備える。
半導体基板１００は、電気的素子が形成される基板であって、例えば、シリコン基板のように、半導体特性を有する材質で形成されて、半導体製造工程により電気的素子が形成される支持台の機能を果たす。
素子分離領域１１０は、半導体基板１００に電気的素子が形成される活性領域を電気的に分離する機能を有し、半導体基板１００に形成された素子分離領域１１０により、第１活性領域１１１と第２活性領域１１３とが電気的に分離される。また、半導体素子の集積度が増加するにつれて、素子分離領域１１０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程により形成することが好ましい。
トランジスタ電極１２０は、第１活性領域１１１に形成された第１絶縁膜１２１を媒介として第１絶縁膜１２１上に形成されたトランジスタのゲート電極であって、第１活性領域１１１にトランジスタを形成する。
第１キャパシタ電極１３０は、第１活性領域１１１に形成された第２絶縁膜１３１を媒介として第２絶縁膜１３１上に形成されたキャパシタのゲート電極であって、第１活性領域１１１に第１キャパシタを形成する。このとき、第１絶縁膜１２１の厚さは、第２絶縁膜１３１の厚さより厚いものであって、例えば、第１絶縁膜１２１は、２００〜１０００Å程度の範囲を有する酸化膜であり、第２絶縁膜１３１は、６０〜１５０Å程度の範囲を有する酸化膜である。
そして、第１キャパシタ電極１３０を形成する工程において、厚さの薄い第２絶縁膜１３１に損傷を与えないように、第１キャパシタ電極１３０は、第２絶縁膜１３１の境界で余裕をおいて伸びた境界を有する。
そして、第１キャパシタと半導体基板１００とが共有する第１活性領域１１１の接合は、トランジスタのドレイン１１５を形成し、トランジスタ電極１２０を基準に、ドレイン１１５に対応する第１活性領域１１１の接合は、トランジスタのソース１１７を形成する。このとき、形成されたトランジスタは、ｎチャネルトランジスタであって、ドレイン１１５及びソースも、ｎ型接合を形成することが好ましい。
第２キャパシタ電極１４０は、第２活性領域１１３に形成された第３絶縁膜１４１を媒介として形成されたキャパシタのゲート電極であって、第２活性領域１１３に第２キャパシタを形成する。このとき、第２キャパシタ電極１４０は、トランジスタ電極１２０及び第１キャパシタ電極１３０と電気的に接続され、好ましくは、金属ライン１５０、１６０により接続される。
そして、第２キャパシタ電極１４０は、第２活性領域１１３の内部に形成されて、素子分離領域１１０と重ならないように配置して、寄生キャパシタンスを減少させることが好ましい。第３絶縁膜１４１は、第１絶縁膜１２１と同時に形成され、第２キャパシタ電極１４０もトランジスタ電極１２０と同時に形成されて、製造工程を簡単にすることが好ましい。したがって、第３絶縁膜１４１の厚さは、第１絶縁膜１２１の厚さと等しい酸化膜である。
そして、トランジスタ電極１２０、第１キャパシタ電極１３０、及び第２キャパシタ電極１４０は、ポリシリコンで形成することが好ましい。
図５は、図２に示す本発明の不揮発性半導体メモリ装置のセルを記号で示す回路図である。
図２〜図５を参照して、本発明の不揮発性半導体メモリ装置の機能及び動作を説明する。本発明の適用例として、図２に示す本発明の不揮発性半導体メモリ装置は、埋め込み半導体素子の不揮発性メモリのセルとして用いられることが好ましい。この場合、埋め込み半導体素子の製造工程に用いられる工程を利用して、追加工程なしに、本発明の不揮発性半導体メモリ装置を実現し得るという長所がある。
本発明の不揮発性半導体メモリ装置のセルは、総３個の電気的素子を備えるが、トランジスタは、高電圧のＮＭＯＳトランジスタであって、ドレイン及びソースを含むセンス（ｓｅｎｓｅ）トランジスタ２００として機能し、第１キャパシタ電極１３０と第２絶縁膜１３１とで形成された第１キャパシタは、電子のトンネリング（ｔｕｎｎｅｌｉｎｇ）ウィンドウ（ｗｉｎｄｏｗ）として用いられる低電圧ゲート酸化膜を使用した第１ＭＯＳキャパシタ（＝トンネリングゲート）３００である。
そして、第２キャパシタ電極１４０と第３絶縁膜１４１で形成された第２キャパシタは、書き込み／消去動作の際、コントロールゲート、すなわちｎ−接合（ｊｕｎｃｔｉｏｎ）に印加された電圧をカップリング（ｃｏｕｐｌｉｎｇ）させるための高電圧ゲート酸化膜を使用した第２ＭＯＳキャパシタ（＝コントロールゲート）４００であり、コントロールゲートは、高電圧素子のソース／ドレインとして用いられるイオン注入を利用したｎ−接合により接続されて、不揮発性半導体メモリ装置のワードライン（ｗｏｒｄ ｌｉｎｅ）として機能する。
コントロールゲートのｎ−接合は、メモリセルの書き込み／消去時に印加される電圧を第２ＭＯＳキャパシタを利用してカップリングさせ、カップリングされた電圧は、接続された金属ライン１５０、１６０を介して低電圧ゲート酸化膜の上端の第１キャパシタ電極１３０に伝達される。このとき、伝達された電圧は、ドレイン端に印加された電圧に応じて、トンネリング酸化膜（＝低電圧ゲート酸化膜）の両端にかかり、セルの書き込み／消去動作を行う。
書き込み／消去動作時には、ソース１１７側をフローティングして、センストランジスタ２００を介した電流通路は遮断される。以後、読み出し動作時には、書き込み／消去動作により、Ｆ−Ｎトンネリング現象により互いに接続したトランジスタ電極、第１キャパシタ電極及び第２キャパシタ電極であるポリシリコン内に電子が充填されるか、または放出された状態となる。
ポリシリコンに充填または放出された電子は、センストランジスタ２００のゲートの下のチャネルのポテンシャル差を表し、センストランジスタ２００のチャネルを反転（ｉｎｖｅｒｓｉｏｎ）させる電圧が変化されることにより、書き込み状態と消去状態の２種類の状態を持つようになる。
例えば、セルの消去動作の場合、ｎ−接合に接続したワードラインメタルに１０〜１５Ｖの高電圧を印加すると、ｎ−接合に接続したコントロールゲートの下端ｎ−接合は、ＭＯＳキャパシタカップリングがおき、カップリングされた電圧は、カップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）により、適正電圧が金属ラインに接続されて、トンネリングゲートである第１キャパシタ電極に伝達される。
カップリング比が約７０％の場合、７．０〜１０．５Ｖがトンネリング酸化膜の第２絶縁膜１３１の上端に伝達されるが、このとき、ドレイン１１５に接続したビットラインにグラウンド電圧（Ｖｓｓ）が外部から伝達され、酸化膜の厚さが約１００Å存在する場合、約７．０〜１０．５ＭｅＶの電圧がかかる。
トンネリング酸化膜の両端に垂直方向に電界が印加され、Ｆ−Ｎトンネリング現象により、ｎ−接合側にあった電子は、カップリングされた正（ｐｏｓｉｔｉｖｅ）電圧に引かれて、ポリシリコンにトンネリングされる。以後、センストランジスタ２００を介してセルのしきい（ｔｈｒｅｓｈｏｌｄ）電圧を測定する場合、ポリシリコンにトンネリングされた電子により、ポリシリコンゲートの下にチャネルを反転させるための電圧がさらに大きくなるため、しきい電圧は高まる。
一般的なＳＴＩ工程を使用したフィールド（ｆｉｌｅｄ）の場合、ポリシリコンを利用してフィールドを経るとき、寄生フィールドトランジスタが形成され、このトランジスタの降伏（ｂｒｅａｋｄｏｗｎ）電圧としきい電圧は約１２〜１８Ｖ程度で、一般的な用途で使用するため、問題がないが、約２０Ｖ内外の高い電圧が印加される場合、漏れ電流、カップリング比の減少、降伏電圧の減少（降下）、フィールド反転などの問題が発生する余地がある。
したがって、本発明でフローティングされたポリシリコン間の接続は、寄生フィールドトランジスタ特性を向上させるために、トンネリング酸化膜のポリシリコン及びセンストランジスタ２００のポリシリコンをフローティングゲートのポリシリコンと金属で接続して、ポリシリコン対比書き込み／消去動作時発生し得る降伏電圧の減少及びフィールド反転という問題を解決する。
また、メモリセルの接合は、高電圧による接合の降伏を防止するために、ｎ＋接合の場合、ポリシリコンと一定距離を隔てた構造を使用し、ソースの場合、接地レベルの電圧のみを印加するため、従来の低電圧接合と同じ構造を有する。
ｎ＋ドレイン接合の下には、電界を緩和させるためのｎ−接合である高電圧用ｎ−イオン注入及びドライブイン（ｄｒｉｖｅ−ｉｎ）熱（ｔｈｅｒｍａｌ）工程を利用したｎ−接合がある。これらの全ての構造は、従来の高電圧素子に使用していた工程をそのまま利用する。
コントロールゲートに用いられる第２キャパシタの場合、一般には、フィールド酸化膜側にポリシリコンが伸びるが、本発明では、フィールド酸化膜でポリシリコンとの間で発生される寄生キャパシタンスを減らすために、活性領域内側でポリエッチングされるようにし、トンネリング酸化膜の上端に存在する第１キャパシタ電極は、第２絶縁膜である薄い酸化膜に工程進行時に発生し得るプラズマによる損傷を減らすために、フィールド領域に伸びて金属ラインと接続させる。
埋め込み半導体装置に本発明の不揮発性半導体メモリ装置が用いられる場合、第１絶縁膜及び第３絶縁膜は、高電圧トランジスタの絶縁膜と同じ工程で形成し、第２絶縁膜は、低電圧トランジスタの絶縁膜と同じ工程で形成されるために、別途の工程を追加せず、本発明の不揮発性半導体メモリ装置を有する埋め込み半導体装置の実現が可能である。
また、書き込み／消去動作の際、電子のトンネリングを行うトンネリング酸化膜の形成は、従来の埋め込み高電圧工程で高電圧と低電圧用二重ゲートを形成するマスク工程をそのまま使用する。すなわち、ウエハ全面に高電圧用厚いゲート酸化膜（２００〜１０００Å）を熱酸化工程の方法で成長させ、以後、マスクを利用した選択的ウェットエッチングを適用して、低電圧領域（低電圧Ｎ／ＰＭＯＳ素子）をウエハ表面が露出するように選択的エッチングさせる。このとき、トンネリング酸化膜のトンネリングウィンドウ領域も同時にエッチングされる。
以後、薄いゲート酸化膜を熱酸化工程方法で酸化させる。したがって、トンネリングウィンドウ領域及び低電圧素子部分には、例えば６０〜１５０Åゲート酸化膜が形成され、残りの高電圧素子領域は、既存の厚いゲート酸化膜に薄いゲート酸化工程時にさらに成長される酸化膜が追加される。
前記工程により成長されるトンネリング酸化膜は、低電圧酸化膜と等しい厚さを有し、マスクを使用した選択的エッチングの際のトンネリングウィンドウの大きさは、カップリング比を考慮して、横／縦の大きさが、例えば０．４〜１．２μｍ程度になるようにする。
以上で説明した工程を参照すると、本発明の不揮発性半導体メモリ装置は、従来の埋め込み半導体装置でロジック回路を製作するのに必要な工程を行うと共に製造されるという長所があるため、不揮発性半導体メモリ装置を製作するための追加工程を必要としない。
また、図３及び図４の断面図に示すように、単一層の電極を使用するため、トポロジーが増加しないから、後続の平坦化工程や金属配線工程が容易になる。
図５を参照して、本発明の不揮発性半導体メモリ装置の単位セルに対する書き込み／消去／読み出し動作について説明する。
まず、消去動作特性は、ワードラインを介して約１２〜１８ＶのＶｐｐ（高電圧）を印加し、印加されたＶｐｐは、第２キャパシタであるコントロールキャパシタ４００にカップリングされて、第１キャパシタであるトンネリングキャパシタ３００の上部に伝達される。このとき、センストランジスタ２００のソースノードは、フローティングであるため、トランジスタへの電流通路は形成されない。ドレインノードには、接地電圧、すなわち、０Ｖが印加されるため、トンネリングキャパシタ３００の両端には、垂直方向の電界が発生する。この電界によって、ドレイン端の電子がＦ−Ｎトンネリングが発生し、フローティングノードに電子（ｃｈａｒｇｅ）が格納される。
すなわち、フローティングノードに電子が注入される場合、注入された電子により、センストランジスタ２００のしきい電圧は高まるため、チャネルを逆転させ難くなり、したがって、読み出し電圧を印加してもソース／ドレイン間セル電流は流れない。
書き込み動作の場合、ワードラインを介して接地電圧である０Ｖが印加され、印加されたＶｓｓは、コントロールキャパシタ４００にカップリングされて、トンネリングキャパシタ３００の上部に伝達される。また、センストランジスタ２００のソースノードは、フローティングされるため、トランジスタの電流通路は形成されない。また、ドレインノードには、１２〜１８Ｖの高電圧を印加し、印加され電圧は、トンネリングキャパシタ３００の下端にカップリングされて、トンネリングキャパシタ３００の両端には、ワードライン電圧及びドレイン電圧により垂直方向の電界が発生する。この電界により、ポリシリコンに存在する電子がドレイン電圧に引かれて、ビットライン側に放出される。
そして、これにより、しきい電圧が低くなって、読み出し電圧を印加する場合、フローティングゲートの電位がチャネルを十分に反転させ、ソース／ドレイン間電位差により、セル電流が流れるようになる。
読み出し動作の場合には、一般的なＭＯＳトランジスタの動作と同様に、ビットラインに１．８〜５．０ＶのＶｄｄ電圧を印加し、ｎ−接合からなるワードラインにも、同じ電圧を印加して、ソース／ドレイン間のセル電流を感知する。
図６は、本発明の他の実施の形態に係る不揮発性半導体メモリ装置のセルレイアウトである。図６は、図２と実質的に同じ構成と機能を有した構成要素に対しては、同じ参照符号を使用する。
図６に示すように、本発明の他の実施の形態に係る不揮発性半導体メモリ装置は、一実施の形態の不揮発性半導体メモリ装置で第１活性領域１１１を伸びて第４絶縁膜を媒介としてポリシリコンで形成された選択トランジスタ電極１７０をさらに形成した構造を有している。
このとき、第４絶縁膜を第１絶縁膜と同時に形成して、工程の追加なしに選択トランジスタ電極１７０を形成することが好ましい。そして、ソース１１７に対応する追加された選択トランジスタ電極１７０の第１活性領域１１１の接合は、ドレイン１１５を形成する。選択トランジスタ電極１７０により選択トランジスタが形成される。
選択トランジスタは、選択トランジスタ電極１７０に印加された電圧により、ドレイン１１５に印加される電圧が、選択的にトンネリングキャパシタに印加されるように調節する。
このとき、選択トランジスタは、ビットラインを介して印加されるドレイン電圧を選択するスイッチ機能を有するトランジスタであって、特定のバイト選択の機能を有する不揮発性半導体メモリ装置を提供する。他の機能や動作は、上述の本発明の一実施の形態と同じである。
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
従来の不揮発性半導体メモリ装置のセル構造を示す断面図である。 本発明の一実施の形態に係る不揮発性半導体メモリ装置のセルレイアウトである。 図２のＡ‐Ａ´線の断面図である。 図２のＢ‐Ｂ´線の断面図である。 図２に示す本発明の不揮発性半導体メモリ装置のセルを記号で示す回路図である。 本発明の他の実施の形態に係る不揮発性半導体メモリ装置のセルレイアウトである。
符号の説明
１０、１００ 半導体基板
１２０ トランジスタ電極
１３０ 第１キャパシタ電極
１４０ 第２キャパシタ電極
１５０、１６０ 金属ライン
１７０ 選択トランジスタ電極

Claims (7)

  1. 半導体基板と、
    前記半導体基板に形成された第１活性領域及び第２活性領域と、
    前記第１活性領域及び第２活性領域とを分離する素子分離領域と、
    前記第１活性領域に第１絶縁膜を媒介として該第１絶縁膜上に形成されるセンス用トランジスタのゲート電極と、
    前記第１活性領域に第２絶縁膜を媒介として該第２絶縁膜上に形成される第１キャパシタのトンネリング電極と、
    前記第２活性領域内に第３絶縁膜を媒介として該第３絶縁膜上に形成される第２キャパシタのコントロール電極と、
    を備え、
    前記第２キャパシタのコントロール電極は、前記素子分離領域とはオーバーラップせずに配置され、寄生キャパシタンスを減らし、
    前記センス用トランジスタのゲート電極、前記第１キャパシタのトンネリング電極及び第２キャパシタのコントロール電極は平面上、互いに分離されており、前記第２キャパシタのコントロール電極は金属ラインによって、それぞれ前記センス用トランジスタのゲート電極及び前記第１キャパシタのトンネリング電極に電気的に接続されたことを特徴とする不揮発性半導体メモリ装置。
  2. 前記第１キャパシタのトンネリング電極は、前記第１活性領域上から前記素子分離領域上まで伸び、
    前記第１キャパシタのトンネリング電極と前記第２キャパシタのコントロール電極とを接続する前記金属ラインは、前記素子分離領域上で前記第１キャパシタのトンネリング電極に接続されたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  3. 前記第１絶縁膜の厚さが、前記第２絶縁膜の厚さより大きいことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  4. 前記第１絶縁膜と前記第３絶縁膜の厚さが、等しいことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  5. 前記第１絶縁膜と前記第３絶縁膜が、同時に形成されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  6. 前記第１活性領域に第４絶縁膜を媒介として形成された選択トランジスタのゲート電極をさらに備えることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  7. 前記第１キャパシタと前記半導体基板とが共有する前記第１活性領域の接合は、前記センス用トランジスタのドレインを形成し、前記センス用トランジスタのゲート電極を基準に、前記ドレインに対応する前記第１活性領域の接合は、前記センス用トランジスタのソースを形成することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
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