JP4093359B2 - 電気的に消去可能なプログラマブルロジックデバイス - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置及び操作方法に関し、特に高密度、低消費電力、高書込み/消去効率及び書換え可能などの長所を持つ単層多結晶シリコンにおける電気的に消去可能なプログラマブルロジックデバイスに関する。
【0002】
【従来の技術】
電気的に消去可能なプログラマブル読み出し専用メモリ(EEPROM)或いはフラッシュで電気的に消去可能なプログラマブル読み出し専用メモリ(FlashEEPROM)は、電源を切ってもメモリの内容を保つ長所を具え、データを書き換えられる功能を具え、更に伝送速度が速いので、応用範囲が非常に広い。色々な情報、通信及び消費者向け電子商品(consumerelectronics)の中で、不揮発性メモリは、もう欠かせないデバイスとされている。PDA、携帯電話のような小さいモバイル電子商品の要求が増えつつあることに従って、EEPROM及びロジック回路を含んだ埋め込まれるICチップ(EmbeddedChip)或いはシステム・オン・チップ(SOC)の要求も増えてくる。EEPROMは、必ずCMOS工程との互換性があり、低消費電力、高書込効率、低コスト、高集積密度の方向に向かって開発されて行き、それこそ今後の商品要求に合うようになる。
【0003】
図1は従来技術によるEEPROMセル(10)の断面図である。図1に開示するように、従来技術によるEEPROMセル(10)は、NMOSトランジスタ(28)とPMOSトランジスタ(30)を含み、NMOSトランジスタ(28)とPMOSトランジスタ(30)が絶縁フィールド酸化膜(24)で隔離される。NMOSトランジスタ(28)は、P型基板(12)の上に形成され、第一フローティングゲート電極(32)とN+ソース電極ドーピング領域(14)とN+ドレイン電極ドーピング領域(16)を含む。PMOSトランジスタ(30)は、N型イオンウエル(18)の上に形成され、第二フローティングゲート電極(34)とP+ソース電極ドーピング領域(20)とP+ドレイン電極ドーピング領域(22)を含む。その他、P+ソース電極ドーピング領域(20)の隣に高濃度添加のN型チャンネルストッパー(channelstopregion)(38)を埋め込み、このN型チャンネルストッパー(38)が第二フローティングゲート電極(34)の下方にある。第一フローティングゲート電極(32)と第二フローティングゲート電極(34)がフローティングゲート導線(36)を介して互いに接続し、第一フローティングゲート電極(32)と第二フローティングゲート電極(34)を同じ電位に維持させる。第一フローティングゲート電極(32)がコントロールゲート電極の電圧によって対応する電位を生じる時に、第二フローティングゲート電極(34)はフローティングゲート導線(36)で第一フローティングゲート電極(32)と接続しているので、第二フローティングゲート電極(34)も第一フローティングゲート電極(32)と同じ電位をもち、更にP+ソース電極ドーピング領域(20)とN型チャンネルストッパー(38)の空乏領域から生じるホットエレクトロンを吸い込むことによって電子を第二フローティングゲート電極(34)の中に束縛する。
【0004】
従来技術によるEEPROMセル(10)は、下のような欠点を具える。まず、従来技術によるEEPROMセル(10)がPMOSトランジスタ(30)とNMOSトランジスタ(28)から構成されるので、比較的に大きなチップ面積を占める。次に、従来技術によるEEPROMセル(10)はもう一つN型チャンネルストッパー(38)を要する。そして、従来技術によるEEPROMセル(10)では必ずフローティングゲート導線(36)で第一フローティングゲート電極(32)と第二フローティングゲート電極(34)を電気的に接続する。更にNMOSトランジスタ(28)とPMOSトランジスタ(30)の間をフィールド酸化膜領域(24)で隔てる必要がある。上述のとおり、従来技術による電気的に消去可能なプログラマブルロジックデバイスは、チップ面積が大きくなり過ぎ、構造が複雑であるので、生産コストと困難度を増した。
【発明が解決しようとする課題】
この発明は、チップ面積が小さく、構造が簡単である電気的に消去可能なプログラマブルロジックデバイスを提供することを課題とする。
【0005】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、P型半導体基板と、N型ウエルと、第一PMOSトランジスタと、第二PMOSトランジスタとを含む電気的に消去可能なプログラマブルロジックデバイスの構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【0006】
以下、この発明について具体的に説明する。
本発明による電気的に消去可能なプログラマブルロジックデバイスは、P型半導体基板と、N型ウエルと、第一PMOSトランジスタと、第二PMOSトランジスタと含んでなり、前記N型ウエルは前記P型半導体基板の上に形成され、前記第一PMOSトランジスタは前記N型ウエルの上に形成され、フローティングゲート電極と、前記第一PMOSトランジスタのドレイン電極とされる第一P+ドーピング領域と、前記第一PMOSトランジスタのメモリを消去することに使われるN+ドーピング領域を囲むP−ドーピング領域と含み、前記第二PMOSトランジスタは前記N型ウエルの上に形成され、前記第二PMOSトランジスタのソース電極とされ、前記第一PMOSトランジスタのドレインと共用される前記第一P+ドーピング領域を介して、前記第一PMOSトランジスタと直列的に繋がり、更に選択ゲート電極と、前記第二PMOSトランジスタのドレイン電極とされる第二P+ドーピング領域とを含む。
【0007】
更に、本発明による電気的に消去可能なプログラマブルロジックデバイスは、前記第一PMOSトランジスタにおいて、更に前記N+ドーピング領域と同じく前記P−ドーピング領域の中に形成され、前記N+ドーピング領域と重ならない第三P+ドーピング領域が含まれる。
【0008】
また、本発明による電気的に消去可能なプログラマブルロジックデバイスにおいては、前記第三P+ドーピング領域と前記N+ドーピング領域は互いに絶縁層で隔てられる。
【0009】
本発明による電気的に消去可能なプログラマブルロジックデバイスは、前記N+ドーピング領域と前記第三P+ドーピング領域の上には、金属珪化物を形成する。
【0010】
本発明による電気的に消去可能なプログラマブルロジックデバイスは、ドレイン電極のバイアスVdのもとで、前記フローティングゲート電極がキャパシタンスカップリング効果によって低電圧を得ることができ、前記第一PMOSトランジスタのP型チャンネルが開くために、最大値に近いゲート電極の電流を生じ、書込み動作を起こす。
【0011】
本発明による電気的に消去可能なプログラマブルロジックデバイスでは、ドレイン電極のバイアス電圧が約5Vである。
【0012】
また、本発明による電気的に消去可能なプログラマブルロジックデバイスは、前記フローティングゲート電極の上には、コントロールゲート電極を設けていない。
【0013】
本発明による電気的に消去可能なプログラマブルロジックデバイスは、前記フローティングゲート電極が、単層多結晶シリコンである。
【0014】
本発明による電気的に消去可能なプログラマブルロジックデバイスは、前記第二P+ドーピング領域がビット線に電気的に接続され、前記電気的に消去可能なプログラマブルロジックデバイスのビット線信号を提供する。
【0015】
【発明の実施の形態】
電気的に消去可能なプログラマブルロジックデバイスは、P型半導体基板の上に形成されるN型ウエルと、前記N型ウエルの上に形成された、フローティングゲート電極と、前記第一PMOSトランジスタのドレイン電極とされる第一P+ドーピング領域と、前記第一PMOSトランジスタでのメモリを消去することに使われるN+ドーピング領域を囲むP−ドーピング領域とを含む第一PMOSトランジスタと、前記N型ウエルの上に形成された、第二PMOSトランジスタのソース電極とされ、前記第一PMOSトランジスタのドレイン電極と共用される前記第一P+ドーピング領域を介して、前記第一PMOSトランジスタと直列的に繋がり、更に選択ゲート電極と、前記第二PMOSトランジスタのドレイン電極とされる第二P+ドーピング領域とを含む第二PMOSトランジスタとを含む。かかる電気的に消去可能なプログラマブルロジックデバイスの構造と特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【0016】
【実施例】
図2と図3とを参照して下さい。図2は、本発明による電気的に消去可能なプログラマブルロジックデバイス(100)の局部を表す平面図である。図3は、図2の電気的に消去可能なプログラマブルロジックデバイス(100)に開示するA−A’線の断面図である。図2に開示するように、電気的に消去可能なプログラマブルロジックデバイス(100)はPMOSトランジスタ(101)と、共用ドーピング領域を介してPMOSトランジスタ(101)に直列に接続されるPMOSトランジスタ(102)とを含む。PMOSトランジスタ(101)とPMOSトランジスタ(102)がN型ウエル(110)の上に形成される。PMOSトランジスタ(101)は、フローティングゲート電極トランジスタであり、フローティングゲート電極(122)とP+ドーピング領域(132)とN+ドーピング領域(134)とを含む。N+ドーピング領域(134)がP−ドーピング領域(140)の中に形成され、フローティングゲート電極(122)の中に記憶されている情報を消去することに使われる。P−ドーピング領域(140)はフローティングゲート電極(122)と部分的に重なっており、傾斜イオン注入或いは、熱ドライブイン技術などの方法によって形成されることができる。本発明によるフローティングゲート電極(122)は単層多結晶シリコンによって形成され、上方にコントロール電極がないし、必要もない。その他、P−ドーピング領域(140)の中に、P+ドーピング領域(142)があり、同じくP−ドーピング領域(140)の中に形成されるN+ドーピング領域(134)とはフィールド酸化膜領域(150)或いは浅い溝の絶縁層で隔てられる。前に述べたように、PMOSトランジスタ(101)とPMOSトランジスタ(102)がP+ドーピング領域(132)を共用し、これによって直列の両トランジスタが形成される。PMOSトランジスタ(102)は選択ゲート電極(124)と、PMOSトランジスタ(101)と共用されるP+ドーピング領域(132)と、P+ドーピング領域(136)とを含む。その他、N+ドーピング領域(134)及びP+ドーピング領域(142)の上に金属珪化物層(表われていない)を形成するのを選択することができる。
【0017】
図3の中に示すように、PMOSトランジスタ(101)は、更にフローティングゲート電極(122)の下方に設けられるフローティングゲート電極酸化層(122a)を含む。PMOSトランジスタ(102)は、更にゲート電極酸化層(124a)を含む。P+ドーピング領域(136)が誘電層(162)の中に形成されるコンタクトプラグを介してビット線と接続し、これによって電気的に消去可能なプログラマブルロジックデバイス(100)にビット線信号を供給する。本発明による電気的に消去可能なプログラマブルロジックデバイス(100)は低電圧で操作されるので、フローティングゲート電極酸化層(122a)とゲート電極酸化層(124a)の厚さがロジック回路の中にあるゲート電極酸化層と同じであることができるが、状況によって厚さを増やすことができる。どちらにしても、本発明による電気的に消去可能なプログラマブルロジックデバイス(100)の構造は、標準のCMOS半導体工程と互換性がある。
【0018】
図4を参照して下さい。図4は、本発明による電気的に消去可能なプログラマブルロジックデバイス(100)が書き込み動作を起こす説明図である。図4に開示するように、書き込み動作が起こる時には、PMOSトランジスタ(102)のP+ドレイン電極ドーピング領域(136)にビット線電圧(V1)=0の電圧を加えて、選択ゲート電極(124)にビット線電圧(V1)より少なくとも一つの閾値電圧の値の低いワード線電圧(V2)(例えば、V2=−2V)を加えることによって、選択ゲート電極(124)の下方にPチャンネルが開き、更にP+ドレイン電極ドーピング領域(132)とP+ドレイン電極ドーピング領域(136)を同じ電位にさせる。即ち0Vである。N型ウエル(110)にウエル電圧(V5)=5Vを加え、PMOSトランジスタ(101)のフローティングゲート電極(122)がフローティング状態になり、N+ドーピング領域(134)とP+ソース電極ドーピング領域(142)にそれぞれ消去電圧(V3)=5Vとソース電極線電圧(V4)=5Vを加え、P−ドーピング領域(140)とN型ウエル(110)を同じ電位にさせる。上に述べた条件のもとで、フローティングゲート電極(122)がキャパシタンスカップリング効果によって低電圧(例えば、3〜4Vである。)を得ることができるので、フローティングゲート電極(122)の下方にあるP型チャンネルを開け、ホットエレクトロンがチャンネル正孔との衝突によって生じ、空乏領域の電場を介して、加速され、フローティングゲート電極酸化層(122a)を超えて、フローティングゲート電極(122)の中に捕捉される。
【0019】
図5を参照して下さい。図5は、PMOSトランジスタ(101)のドレイン電極とN型ウエル(110)に加える種々のバイアス条件(Vd=V1−V5)の下でフローティングゲート電圧とゲート電流との関係を表す説明図である。図5に開示するように、バイアス電圧(Vd)が−5Vである条件の下で、フローティングゲート電極(122)がキャパシタンスカップリング効果によって約−1〜−2Vの低電圧を得る。この時、PMOSトランジスタ(101)のチャンネルが開いたばかりで、ゲート電流が最大値に近づく。言い換えると、本発明による動作モードでは、ゲート電流のドレイン電流に対する割合(Ig/Id)が比較的大きいので、書き込み動作を起こす時に比較的よい効果を得ることができる。
【0020】
図6を参照して下さい。図6は本発明による電気的に消去可能なプログラマブルロジックデバイス(100)が消去動作を起こす説明図である。図6に開示するように、消去動作を起こす時には、PMOSトランジスタ(102)のP+ドレイン電極ドーピング領域(136)にビット線電圧(V1)=0Vの電圧を加えて、選択ゲート電極(124)にワード線電圧(V2)=0Vを加えることによって、選択ゲート電極(124)の下方にあるPチャンネルが開かない。N型ウエル(110)にウエル電圧(V5)=0Vを加え、PMOSトランジスタ(101)のフローティングゲート電極(122)がフローティング状態になり、N+ドーピング領域(134)とP+ドーピング領域(142)にそれぞれ消去電圧(V3)=5Vとソース電極線電圧(V4)=−3Vを加えると、N+ドーピング領域(134)とP+ドーピング領域(142)がバイアスされ、空乏領域が生じる。上に述べた条件のもとで、空乏領域の中では電子正孔対が生じ、正孔が帯間遷移トンネルリング(band−to−bandtunneling)を介してフローティングゲート電極酸化層(122a)のエネルギー障壁を越えて、フローティングゲート電極(122)の中に入って、捕捉された電子と中和する。
【0021】
図7を参照して下さい。図7は本発明による電気的に消去可能なプログラマブルロジックデバイス(100)が読取動作を起こす説明図である。図7に開示するように、読取動作を起こす時には、PMOSトランジスタ(102)のP+ドレイン電極ドーピング領域(136)にビット線電圧(V1)=VDD−VXの電圧を加えて、VXは0Vより大きくすると、ビット線のソース電極線に対する電圧差があり、選択ゲート電極(124)にワード線電圧(V2)=0を加えることによって、選択ゲート電極(124)の下方にPチャンネルが開く。N型ウエル(110)にウエル電圧(V5)=(VDD)を加え、PMOSトランジスタ(101)のフローティングゲート電極(122)がフローティング状態になり、N+ドーピング領域(134)とP+ソース電極ドーピング領域(142)にそれぞれ消去電圧(V3)=(VDD)とソース電極線電圧(V4)=(VDD)を加える。
【0022】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【0023】
【発明の効果】
従来技術と比べて、本発明による電気的に消去可能なプログラマブルロジックデバイスは低電圧で動作することができ、更に本発明による独特な設計によって、PMOSトランジスタ(101)がチャンネルが開いたばかりである時に、ゲート電流(Ig)がもう最大値に近づく。本発明による動作モードの下で、ゲート電流のドレイン電流に対する割合(Ig/Id)が比較的大きいので、省電力及び省エネルギーの長所を具え、更に書き込み動作を起こす時に、比較的よい効能を得ることができ、書き込み動作の時間を節約する。その他、消去N+ドーピング領域(134)を使ってメモリに効率よく帯間遷移トンネルリング正孔で消去動作を行う。更に本発明が両PMOSトランジスタを直列に接続するので、大幅にチップの使用面積を減らし、高密度メモリの領域で運用することができる。また、本発明による構造が簡単であり、従来技術によるCMOSロジック工程との互換性があるので、製造コストが減らされ、システム・オン・チップ(SOC)の領域に応用することが適切である。
【図面の簡単な説明】
【図1】従来技術によるEEPROMセルの断面図である。
【図2】本発明による電気的に消去可能なプログラマブルロジックデバイスの部分を表す平面図である。
【図3】図2に開示する電気的に消去可能なプログラマブルロジックデバイスのAA線の断面図である。
【図4】本発明による電気的に消去可能なプログラマブルロジックデバイスが書き込み動作を起こす説明図である。
【図5】PMOSトランジスタのドレイン電極とN型ウエルに加える種々のバイアス条件(Vd=V1−V5)の下でフローティングゲート電圧とゲート電流との関係を表す説明図である。
【図6】本発明による電気的に消去可能なプログラマブルロジックデバイスが消去動作を起こす説明図である。
【図7】本発明による電気的に消去可能なプログラマブルロジックデバイスが読取動作を起こす説明図である。
【符号の説明】
10 EEPROMセル
12 P型基板
14 N+ソース電極ドーピング領域
16 N+ドレイン電極ドーピング領域
18 N型イオンウエル
20 P+ソース電極ドーピング領域
22 P+ドレイン電極ドーピング領域
24 フィールド酸化膜領域
28 NMOSトランジスタ
30、101、102 PMOSトランジスタ
32 第一フローティングゲート電極
34 第二フローティングゲート電極
36 フローティングゲート導線
38 N型チャンネルストッパー
100 電気的に消去可能なプログラマブルロジックデバイス
110 N型ウエル
122 フローティングゲート電極
122a フローティングゲート電極酸化層
124 選択ゲート電極
124a ゲート電極酸化層
132、136、142 P+ドーピング領域
134、144 N+ドーピング領域
140 P−ドーピング領域
150 酸化層領域
162 誘電層
V1 ビット電圧
V2 ワード電圧
V3 消去電圧
V4 ソース電極線電圧
V5 ウエル電圧
Claims (4)
- 電気的に消去可能なプログラマブルロジックデバイスにおいて、P型半導体基板と、N型ウエルと、第一PMOSトランジスタと、第二PMOSトランジスタと含んでなり、
前記N型ウエルは前記P型半導体基板の上に形成され、
前記第一PMOSトランジスタは前記N型ウエルの上に形成され、フローティングゲート電極と、前記第一PMOSトランジスタのドレイン電極とされる第一P+ドーピング領域と、前記第一PMOSトランジスタのメモリを消去することに使われる第一N+ドーピング領域と前記第一N+ドーピング領域と重ならない第三P+ドーピング領域とを囲むP−ドーピング領域とを含み、
前記第三P+ドーピング領域と前記第一N+ドーピング領域は互いに絶縁層で隔てられ、
前記第二PMOSトランジスタは前記N型ウエルの上に形成され、前記第二PMOSトランジスタのソース電極とされ、前記第一PMOSトランジスタのドレインと共用される前記第一P+ドーピング領域を介して、前記第一PMOSトランジスタと直列的に繋がり、更に選択ゲート電極と、前記第二PMOSトランジスタのドレイン電極とされる第二P+ドーピング領域とを含み、
さらに、前記N型ウエルの上に形成され、N型ウエルにウエル電圧を印加するための第二N+ドーピング領域とを含み、
前記フローティングゲート電極の上には、コントロールゲート電極を有しないことを特徴とする電気的に消去可能なプログラマブルロジックデバイス。 - 前記第一N+ドーピング領域と前記第三P+ドーピング領域の上には、金属珪化物を形成することを特徴とする請求項1に記載の電気的に消去可能なプログラマブルロジックデバイス。
- 前記フローティングゲート電極は、単層多結晶シリコンであることを特徴とする請求項1に記載の電気的に消去可能なプログラマブルロジックデバイス。
- 前記第二P+ドーピング領域がビット線に電気的に接続され、前記電気的に消去可能なプログラマブルロジックデバイスのビット線信号を提供することを特徴とする請求項1に記載の電気的に消去可能なプログラマブルロジックデバイス。
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