JP4034672B2

JP4034672B2 - 単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリ

Info

Publication number: JP4034672B2
Application number: JP2003063348A
Authority: JP
Inventors: 徐清祥; 楊青松; 沈士傑
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2002-05-03
Filing date: 2003-03-10
Publication date: 2008-01-16
Anticipated expiration: 2023-03-10
Also published as: US6711064B2; JP2003332475A; US20030235082A1; TW536818B

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ及び操作方法に関し、特に単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリに関する。
【０００２】
【従来の技術】
電気的に消去可能なプログラマブル読み出し専用メモリ（EEPROM）或いはフラッシュで電気的に消去可能なプログラマブル読み出し専用メモリ（Flash EEPROM）は、電源を切ってもメモリの内容が保つ長所を具え、データを書き換えられる功能を具え、更に伝送速度が速いので、応用範囲が非常に広い。色々な情報、通信及び消費者向け電子商品（consumer electronics）の中で、不揮発性メモリは、もう欠かせないデバイスとされている。ＰＤＡ、携帯電話のような小さいモバイル電子商品の要求が増えつつあることに従って、EEPROM及びロジック回路を含んで埋め込まれるＩＣチップ（Embedded Chip）或いはシステム・オン・チップ（SOC）の要求も増えてくる。EEPROMは、必ずＣＭＯＳ工程との互換性があり、低消費電力、高書込効率、低コスト、高集積密度の方向に向かって開発されて行き、それこそ今後の商品要求に合うようになる。
【０００３】
図１は従来技術によるEEPROMセル（１０）の断面図である。図１に開示するように、従来技術によるEEPROMセル（１０）は、ＮＭＯＳトランジスタ（２８）とＰＭＯＳトランジスタ（３０）を含み、ＮＭＯＳトランジスタ（２８）とＰＭＯＳトランジスタ（３０）が絶縁フィールド酸化膜（２４）で隔離される。ＮＭＯＳトランジスタ（２８）は、Ｐ型基板（１２）の上に形成され、第一フローティングゲート電極（３２）とＮ^＋ソース電極ドーピング領域（１４）とＮ^＋ドレイン電極ドーピング領域（１６）を含む。ＰＭＯＳトランジスタ（３０）は、Ｎ型イオンウエル（１８）の上に形成され、第二フローティングゲート電極（３４）とＰ^＋ソース電極ドーピング領域（２０）とＰ^＋ドレイン電極ドーピング領域（２２）を含む。その他、Ｐ^＋ソース電極ドーピング領域（２０）の隣に高濃度添加のＮ型チャンネルストッパー（channel stop region）（３８）を埋め込み、このＮ型チャンネルストッパー（３８）が第二フローティングゲート電極（３４）の下方にある。第一フローティングゲート電極（３２）と第二フローティングゲート電極（３４）がフローティングゲート導線（３６）を介して互いに接続し、第一フローティングゲート電極（３２）と第二フローティングゲート電極（３４）を同じな電位に維持させる。第一フローティングゲート電極（３２）がコントロールゲート電極の電圧によって対応する電位を生じる時に、第二フローティングゲート電極（３４）がフローティングゲート導線（３６）で第一フローティングゲート電極（３２）と接続しているので、第二フローティングゲート電極（３４）は第一フローティングゲート電極（３２）と同じ電位をもち、更にＰ^＋ソース電極ドーピング領域（２０）とＮ型チャンネルストッパー（３８）の空乏領域から生じるホットエレクトロンを吸い込むことによって電子を第二フローティングゲート電極（３４）の中に束縛する。
【０００４】
従来技術によるEEPROMセル（１０）は、下記のような欠点を具える。まず、従来技術によるEEPROMセル（１０）はＰＭＯＳトランジスタ（３０）とＮＭＯＳトランジスタ（２８）から構成されるので、比較的に大きなチップ面積を占める。次に、従来技術によるEEPROMセル（１０）は余分なＮ型チャンネルストッパー（３８）を要する。そして、従来技術によるEEPROMセル（１０）は必ずフローティングゲート導線（３６）で第一フローティングゲート電極（３２）と第二フローティングゲート電極（３４）を電気的に接続する。更にＮＭＯＳトランジスタ（２８）とＰＭＯＳトランジスタ（３０）の間をフィールド酸化膜（２４）で隔てる必要がある。上述のとおり、従来技術によるEEPROMセル（１０）は、チップ面積が大きくなり過ぎ、構造が複雑であるので、生産コストと困難度を増した。
【０００５】
【発明が解決しようとする課題】
この発明は、高集積度と省電力の長所を具え、構造が簡単である単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリを提供することを課題とする。
【０００６】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、Ｐ型基板中のＮ型ウエルの上に形成され、フローティングゲート電極と、第一Ｐ^＋ドレインドーピング領域と、第一Ｐ^＋ソースドーピング領域とを含む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトランジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極と、第二Ｐ^＋ソースドーピング領域と、ドレイン電極とを含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中に形成され、前記フローティングゲート電極と隣接する消去ゲート電極とを含む構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００７】
以下、この発明について具体的に説明する。
請求項１に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリであって、Ｐ型基板中のＮ型ウエルの上に形成され、フローティングゲート電極と、第一Ｐ^＋ドレインドーピング領域と、第一Ｐ^＋ソースドーピング領域とを含む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトランジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極と、第二Ｐ^＋ソースドーピング領域と、ドレイン電極とを含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中に形成され、前記フローティングゲート電極と隣接する消去ゲート電極とを含んでなり、前記第一ＰＭＯＳトランジスタの前記第一Ｐ^＋ソースドーピング領域も同時に前記第二ＰＭＯＳトランジスタのドレイン電極として使われる。
【０００８】
請求項２に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項１における消去ゲート電極は、Ｎ型ドーピング領域であり、前記フローティングゲート電極の下方に形成されることを特徴とする。
【０００９】
請求項３に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項２におけるＮ型ドーピング領域と前記フローティングゲート電極は、実質上重ならない。
【００１０】
請求項４に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項２における消去ゲート電極と前記フローティングゲート電極との間にフローティングゲート酸化膜が設けてある。
【００１１】
請求項５に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項１における予定されるドレイン電極Ｖｄのバイアスのもとで、前記フローティングゲート電極がキャパシタンスカップリング効果によって低電圧を得ることができ、前記第二ＰＭＯＳトランジスタのＰ型チャンネルが開くために、最大値に近いゲート電極の電流を生じる。
【００１２】
請求項６に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項５における予定されるバイアスが約−５Ｖである。
【００１３】
請求項７に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項１におけるフローティングゲート電極の上方には、コントロールゲート電極を設けていない。
【００１４】
請求項８に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項１における電気的に消去可能なプログラマブル読み出し専用メモリを操作する時に、予定される消去ゲート電極のバイアスと予定される第一ドレインドーピング領域の電圧は、前記フローティングゲート電極の電子をトンネリング方式によって前記消去ゲート電極から引っ張り出すことができる。
【００１５】
請求項９に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項８における電気的に消去可能なプログラマブル読み出し専用メモリに、消去動作を起こす時にオーバー消去する現象が発生するのを避けることができる。
【００１６】
請求項１０に記載する電気的に消去可能なプログラマブル読み出し専用メモリは、請求項８における予定される消去ゲート電極のバイアスが正バイアスであり、前記予定される第一ドレイン領域の電圧が負バイアスである。
【００１７】
【発明の実施の形態】
本発明は、半導体メモリ及び操作方法に関し、特に単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリに関し、Ｐ型基板中のＮ型ウエルの上に形成され、フローティングゲート電極と、第一Ｐ^＋ドレインドーピング領域と、第一Ｐ^＋ソースドーピング領域とを含む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトランジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極と、第二Ｐ^＋ソースドーピング領域と、ドレイン電極とを含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中に形成され、前記フローティングゲート電極と隣接する消去ゲート電極とによって電気的に消去可能なプログラマブル読み出し専用メモリを構成する。
かかる電気的に消去可能なプログラマブル読み出し専用メモリの構造と特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【００１８】
【第一の実施例】
図２を参照して下さい。図２は、本発明による比較的よい実施例における単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリの部分的な平面図である。図２に開示するように、本発明による比較的よい実施例の中において、単層多結晶シリコンＥＥＰＲＯＭセル（１００ａ）は、第一ＰＭＯＳトランジスタ（１０１）と第一ＰＭＯＳトランジスタ（１０１）に直列的に接続される第二ＰＭＯＳトランジスタ（１０２）とを含む。第一ＰＭＯＳトランジスタ（１０１）と第二ＰＭＯＳトランジスタ（１０２）は、Ｐ型基板（２００）のＮ型ウエル（１１０）（一点鎖線の表すところ）の上に形成される。第一ＰＭＯＳトランジスタ（１０１）は、フローティングゲート電極（１２２）と、Ｐ^＋ドレイン電極ドーピング領域（１３２）と、Ｐ^＋ドーピング領域（１３４）とを含む。第二ＰＭＯＳトランジスタ（１０２）は、ゲート電極（１２４）と、Ｐ^＋ドーピング領域（１３４）と、Ｐ^＋ソース電極ドーピング領域（１３６）とを含み、第一ＰＭＯＳトランジスタ（１０１）のＰ^＋ドーピング領域（１３４）が同時に第二ＰＭＯＳトランジスタ（１０２）のドレイン電極として使われる。本発明によるフローティングゲート電極（１２２）は、単層多結晶シリコンから形成され、その上方にコントロール電極がないし、必要もない。Ｐ^＋ドレイン電極ドーピング領域（１３２）がコンタクトプラグ（１５０ａ）を介して、ビット線（図２に現れていない）に電気的に接続され、Ｐ^＋ソース電極ドーピング領域（１３６）がソース線（１４２）に電気的に接続される。本発明による比較的よい実施例の中には、ソース線（１４２）がＰ^＋ドーピング領域であり、Ｐ^＋ソース電極ドーピング領域（１３６）と同じイオン注入ステップの中で形成される。図２の中に、ＥＥＰＲＯＭセル（１００ａ）の構造と似るＥＥＰＲＯＭセル（１００ｂ）及びＥＥＰＲＯＭセル（１００ｃ）が表してある。その中で、ＥＥＰＲＯＭセル（１００ｂ）がコンタクトプラグ（１５０ａ）と同じビット線（図２に現れていない）に電気的に接続されるコンタクトプラグ（１５０ｂ）を含み、ＥＥＰＲＯＭセル（１００ｃ）が相隣る他のビット線（図２に現れていない）に電気的に接続されるコンタクトプラグ（１５０ｃ）を含む。
【００１９】
続いて、図２を参照して下さい。本発明による単層多結晶シリコンＥＥＰＲＯＭセル（１００）は、更にＰ型基板（２００）の中に形成され、フローティングゲート電極（１２２）と隣接する消去ゲート電極（１２０）を含む。本発明による比較的よい実施例の中には、消去ゲート電極（１２０）がＮ^＋ドーピング領域であり、コンタクトプラグ（１６０）を介して、外の消去ゲート電圧（Ｖ_ＥＧ）と接続する。本発明による単層多結晶シリコンＥＥＰＲＯＭセル（１００）の消去操作は、消去ゲート電極（１２０）とフローティングゲート電極（１２２）との間にあるエッジファウラー・ノルトハイム（edge FN）効果によって行われ、その詳細な操作手順を後に説明する。注意すべきところは、本発明による比較的よい実施例の中で、消去ゲート電極（１２０）を埋め込むのは、フローティングゲート電極（１２２）が完成してから行われるので、実質上フローティングゲート電極（１２２）の下方にフローティングゲート電極（１２２）と重なって、消去ゲート電極（１２０）があることはない。もしあるとしたら、消去ゲート電極（１２０）が埋め込まれてから、熱工程によって微小な拡散を生じることによる。その他、フローティングゲート電極（１２２）が消去ゲート電極（１２０）と隣接しなければならないので、フローティングゲート電極（１２２）がＮ型ウエル（１１０）とＰ型基板（２００）を越え、消去ゲート電極（１２０）までに延ばすことが必要である。その他、同じ電位に維持させるために、フローティングゲート電極（１２２）とゲート電極（１２４）との間に導線で繋がる必要はない。
【００２０】
図３を参照して下さい。図３は、図２に開示するＡ−Ａ’線の断面を拡大した説明図である。図３に開示するように、第一ＰＭＯＳトランジスタ（１０１）が第二ＰＭＯＳトランジスタ（１０２）に直列的に接続される。第一ＰＭＯＳトランジスタ（１０１）は、フローティングゲート電極（１２２）と、Ｐ^＋ドレイン電極ドーピング領域（１３２）と、Ｐ^＋ドーピング領域（１３４）と、フローティングゲート電極（１２２）の下方に設けられるフローティングゲート電極酸化層（１２２ａ）とを含む。第二ＰＭＯＳトランジスタ（１０２）は、ゲート電極（１２４）と、ゲート酸化層（１２４ａ）と、Ｐ^＋ソース電極ドーピング領域（１３６）とを含み、更にＰ^＋ドーピング領域（１３４）を介して、第一ＰＭＯＳトランジスタ（１０１）に直列的に接続される。Ｐ^＋ドレイン電極ドーピング領域（１３２）は、コンタクトプラグ（１５０）を介して、ビット線（１７０）に電気的に接続され、コンタクトプラグ（１５０）が誘電層（１６２）（例えば、ＢＰＳＧ、ＰＳＧ、二酸化珪素或いは他の似る誘電材料）の中に形成され、ビット線（１７０）が誘電層（１６２）の上に形成される。本発明によるフローティングゲート電極酸化層（１２２ａ）及びゲート電極酸化層（１２４ａ）の厚さは、ロジック回路の中にあるゲート電極酸化層と同じである、或いは状況によって厚さを増やすことができる。どのようになっても、本発明によるＥＥＰＲＯＭの構造は、一般のＣＭＯＳ半導体工程と互換性がある。
【００２１】
図３と図４を参照して下さい。図４は、図３の中にあるＥＥＰＲＯＭセルの対応される回路図である。図４に開示するように、動作させる時には、第一ＰＭＯＳトランジスタ（１０１）のＰ^＋ドーピング領域（１３４）にビット線電圧（Ｖ_ＢＬ）を加え、フローティングゲート電極（１２２）に電圧を加えないで、即ち、フローティング状態に維持する。Ｎ型ウエル（１１０）にＮ型ウエル電圧（Ｖ_ＮＷ）を加える。第二ＰＭＯＳトランジスタ（１０２）は、動作する時には、選択トランジスタとして使われ、そのゲート電極（或いは選択ゲート電極と呼ばれる）に選択ゲート電圧（Ｖ_ＳＧ）或いはワード線電圧（Ｖ_ＷＬ）を加え、そのＰ^＋ソース電極ドーピング領域（１３６）にソース線電圧（Ｖ_ＳＬ）を加える。その他、Ｐ型基板（２００）にＰ型ウエル電圧（Ｖ_ＰＷ）を加える。
【００２２】
続いて、図８によって、本発明によるＥＥＰＲＯＭの操作方法を説明する。図８の第一列によって、書込み操作を行う時（データ“１”を書き込むことを例とする）に、ワード線電圧（Ｖ_ＷＬ）が低電圧（例えば、（Ｖ_ＷＬ）＝０Ｖを入力する）であり、ビット線電圧（Ｖ_ＢＬ）がワード線電圧（Ｖ_ＷＬ）と同じ電圧を持つ。即ち、（Ｖ_ＢＬ）＝０Ｖである。選択されていないワード線にソース線電圧（Ｖ_ＳＬ）と同じ電圧を加える。即ち、（Ｖ_{ＷＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ）}）＝５〜７Ｖである。選択されていないビット線にソース線電圧（Ｖ_ＳＬ）と同じ電圧を加える。即ち、（Ｖ_{ＢＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ）}）＝５〜７Ｖである。フローティングゲート電極（１２２）がフローティング状態に維持される。ソース線電圧（Ｖ_ＳＬ）が高電圧（例えば、（Ｖ_ＳＬ）＝５〜７Ｖを入力する）である。Ｎ型ウエル電圧（Ｖ_ＮＷ）もビット線電圧より高い電圧を持つ（例えば、（Ｖ_ＮＷ）＝５〜７Ｖを入力する）。Ｐ型ウエル電圧（Ｖ_ＰＷ）がワード線電圧（Ｖ_ＷＬ）と同じ電圧を持つ。即ち、（Ｖ_ＰＷ）＝０Ｖである。消去ゲート電圧（Ｖ_ＥＧ）がワード線電圧（Ｖ_ＷＬ）と同じな電圧を持つ。即ち、（Ｖ_ＥＧ）＝０Ｖである。図８の第二列によって、データ“０”を書き込むことを例とする時には、選択されているビット線電圧（Ｖ_ＢＬ）と選択されていない（Ｖ_{ＢＬ（ＵＮ−Ｓｅｌｅｃｔｅｄ）}）がすべてワード線電圧（Ｖ_ＷＬ）より高い電圧（例えば、（Ｖ_ＢＬ）＝５〜７Ｖを入力する）を持ち、他の条件が上記と同じである。
【００２３】
図５を参照して下さい。図５は、データ“１”を書き込む動作を例とする説明図である。図５に開示するように、下記の操作条件を例として、ワード線電圧（Ｖ_ＷＬ）＝０Ｖであり、ビット線電圧（Ｖ_ＢＬ）＝０Ｖであり、フローティングゲート電極（１２２）がフローティング状態に維持され、ソース線電圧（Ｖ_ＳＬ）＝５Ｖであり、Ｎ型ウエル電圧（Ｖ_ＮＷ）＝５Ｖであり、Ｐ型ウエル電圧（Ｖ_ＰＷ）＝０Ｖであり、消去ゲート電圧（Ｖ_ＥＧ）＝０Ｖである。上に述べた条件のもとで、フローティングゲート電極（１２２）が容量結合効果によって低電圧（例えば、−１〜−２Ｖ）を得るので、フローティングゲート電極（１２２）の下方にあるＰ型チャンネルを開け、ホットエレクトロンが開かれたＰ型チャンネルを介してフローティングゲート電極酸化層（１２２ａ）をトンネリングし、フローティングゲート電極（１２２）の中に捕促される。図６を参照して下さい。図６は、第二ＰＭＯＳトランジスタ（１０２）におけるドレイン電極のＮ型ウエル（１１０）に対する種々のバイアス（Ｖｄ＝Ｖ_ＢＬ−Ｖ_ＮＷ）条件のもとで得たゲート電極の電圧−電流図である。図６に開示するように、バイアス電圧（Ｖｄ）が−５Ｖである条件のもとで、フローティングゲート電極（１２２）が容量結合効果によって約−１〜−２Ｖの低電圧を得る。この時、第二ＰＭＯＳトランジスタ（１０２）のチャンネルは開いたばかりであり、ゲート電極の電流がもう最大値に近づく。言い換えると、本発明による操作モードのもとで、ゲート電極の電流がドレイン電極の電流に対する割合（Ｉｇ/Ｉｄ）が比較的大きいので、書き込む時に、比較的よい効率が得られる。
【００２４】
図８の第三列によって、読取操作を行う時には、選択されているワード線電圧（Ｖ_ＷＬ）が低電圧（例えば、入力電圧０Ｖである。）であり、選択されていないワード線電圧（Ｖ_ＷＬ）が高電圧（例えば、入力電圧３.３Ｖである。）であり、選択されているビット線電圧（Ｖ_ＢＬ）が低電圧（例えば、入力電圧１.８Ｖである。）であり、選択されていないビット線電圧（Ｖ_ＢＬ）が選択されていないワード線電圧（Ｖ_ＷＬ）と同じく高電圧（例えば、入力電圧３.３Ｖである。）である。ソース線電圧（Ｖ_ＳＬ）、Ｎ型ウエル電圧（Ｖ_ＮＷ）及び消去ゲート電圧（Ｖ_ＥＧ）は、すべて選択されていないワード線電圧（Ｖ_ＷＬ）と同じく高電圧（例えば、入力電圧３.３Ｖである。）である。Ｐ型ウエル電圧（Ｖ_ＰＷ）が選択されているワード線電圧（Ｖ_ＷＬ）と同じ電圧である。即ち、（Ｖ_ＰＷ）＝０Ｖである。
【００２５】
図８の第四列によって、消去操作を行う時には、ワード線電圧（Ｖ_ＷＬ）が低電圧（例えば、入力電圧０Ｖである。）であり、ビット線電圧（Ｖ_ＢＬ）が低電圧（例えば、入力電圧０Ｖである。）であり、ソース線電圧（Ｖ_ＳＬ）、Ｎ型ウエル電圧（Ｖ_ＮＷ）及びＰ型ウエル電圧（Ｖ_ＰＷ）は、すべて低電圧（例えば、入力電圧０〜−５Ｖである。）であり、消去ゲート電圧（Ｖ_ＥＧ）が高電圧（例えば、入力電圧５〜７Ｖである。）である。
【００２６】
その他、本発明によるもう一つ特徴は、消去動作の初期において、フローティングゲート電極に電子があるので、ビット線電圧（Ｖ_ＢＬ）がチャンネルによってチャンネルの全領域に伝えられ、フローティングゲート電極にある電子が消去ゲート電極から簡単に消去される。消去動作がある時間続いてから、フローティングゲート電極にある電子の数が減り、チャンネルがなくなり、消去動作もこのことに従って緩和され、前記メモリデバイスでは、もう大量の電子が引き出されることがなくて、更にオーバー消去（over-erase）する現象が避けられる。
【００２７】
【第二の実施例】
図７は、本発明による比較的よい第二の実施例である。図７に開示するように、本発明は、図２に開示するアレイ構造の他に、図７に開示するアレイ構造にすることもできる。ここで、図２に開示する構造が構造Aと呼ばれ、図７に開示する構造が構造Bと呼ばれる。構造Aがページ/セクタの消去操作に適用され、構造Bがバイト/バイトの消去動作に適用される。構造Aの消去ゲート電極（Ｎ^＋領域）は四つのフローティングゲート電極に共用され、消去ゲート電極の向きがビット線と平行する。構造Bの消去ゲート電極は二つのフローティングゲート電極に共用され、更にこの二つフローティングゲート電極が異なるビット線に属するので、バイトごとの方式で消去を行うことができる。
【００２８】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００２９】
【発明の効果】
従来技術と比べて、本発明は、低電圧で操作することができ、更に独特な設計によって第二ＰＭＯＳトランジスタは、チャンネルが開いたばかりの時に、ゲート電極の電流（Ｉｇ）がもう最大値に近づき、本発明による操作モードのもとで、ゲート電極の電流がドレイン電極の電流に対する割合（Ｉｇ/Ｉｄ）が比較的大きいので、省電力省エネルギーの長所を具え、更に書き込む時に、比較的よい効率を得ることができ、書き込む時間を節約する。その他、消去ゲート電極を使って、効率的にメモリの消去操作を行うことができる。更に本発明では、二つのＰＭＯＳトランジスタを直列的に接続することによって大幅にチップの使用面積を減らし、本発明を高集積度メモリの領域に応用することができ、また本発明の構造が簡単であり、従来技術によるＣＭＯＳ工程と互換性があるので、更に製造コストを減らすことができる。
【図面の簡単な説明】
【図１】従来技術によるＥＥＰＲＯＭセルの断面図である。
【図２】本発明による比較的よい実施例における単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリの部分的な平面図である。
【図３】図２に開示するＡ−Ａ’線の断面を拡大した説明図である。
【図４】図３の中にあるＥＥＰＲＯＭセルに対応する回路図である。
【図５】データ“１”を書き込む操作を例とする説明図である。
【図６】第二ＰＭＯＳトランジスタにおけるドレイン電極のＮ型ウエルに対する種々のバイアスの条件のもとで得たゲート電極の電圧−電流図である。
【図７】本発明による第二の実施例における単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリの部分的な平面図である。
【図８】本発明による単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリの操作方法を表わす説明図である。
【符号の説明】
１０、１００ｂ、１００ｃＥＥＰＲＯＭセル
１２、２００Ｐ型基板
１４Ｎ^＋ソース電極ドーピング領域
１６Ｎ^＋ドレイン電極ドーピング領域
１８Ｎ型イオンウエル
２０、１３６Ｐ^＋ソース電極ドーピング領域
２２、１３２Ｐ^＋ドレイン電極ドーピング領域
２４絶縁フィールド酸化膜
２８ＮＭＯＳトランジスタ
３０ＰＭＯＳトランジスタ
３２第一フローティングゲート電極
３４第二フローティングゲート電極
３６フローティングゲート導線
３８Ｎ型チャンネルストッパー
１００、１００ａ単層多結晶シリコンＥＥＰＲＯＭセル
１０１第一ＰＭＯＳトランジスタ
１０２第二ＰＭＯＳトランジスタ
１１０Ｎ型ウエル
１２０消去ゲート電極
１２２フローティングゲート電極
１２２ａフローティングゲート電極酸化層
１２４ゲート電極
１２４ａゲート電極酸化層
１３４Ｐ^＋ドーピング領域
１４２ソース線
１５０、１５０ａ、１５０ｂ、１５０ｃ、１６０コンタクトプラグ
１６２誘電層
１７０ビット線
Ｖ_ＢＬビット線電圧
Ｖ_ＥＧ消去ゲート電圧
Ｖ_ＮＷＮ型ウエル電圧
Ｖ_ＰＷＰ型ウエル電圧
Ｖ_ＳＧ選択ゲート電圧
Ｖ_ＳＬソース線電圧
Ｖ_ＷＬワード線電圧

Claims

単層多結晶シリコンによってなる電気的に消去可能なプログラマブル読み出し専用メモリにおいて、Ｐ型基板中のＮ型ウエルの上に形成され、フローティングゲート電極と、第一Ｐ＋ドレインドーピング領域と、第一Ｐ＋ソースドーピング領域とを含む第一ＰＭＯＳトランジスタと、前記第一ＰＭＯＳトランジスタと直列的に繋がり、前記Ｎ型ウエルの上に形成され、ゲート電極と、第二Ｐ＋ソースドーピング領域と、ドレイン電極とを含む第二ＰＭＯＳトランジスタと、前記Ｐ型基板の中に形成され、前記フローティングゲート電極と隣接する消去ゲート電極とを含んでなり、前記消去ゲート電極は、前記Ｐ型基板に形成されたＮ型ドーピング領域であり、前記フローティングゲート電極とは実質上重ならないように形成され、前記第一ＰＭＯＳトランジスタの前記第一Ｐ＋ソースドーピング領域も同時に前記第二ＰＭＯＳトランジスタのドレイン電極として使われることを特徴とする電気的に消去可能なプログラマブル読み出し専用メモリ。
前記消去ゲート電極と前記フローティングゲート電極との間にフローティングゲート酸化膜が設けてあることを特徴とする請求項１に記載の電気的に消去可能なプログラマブル読み出し専用メモリ。
前記フローティングゲート電極の上方には、コントロールゲート電極を設けていないことを特徴とする請求項１に記載の電気的に消去可能なプログラマブル読み出し専用メモリ。