TW536818B - Single-poly EEPROM - Google Patents

Description

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發明之領域 本發明係關於一種半導體記憶裝置及其操作方法，

別關於一種單層多晶矽（s ingle-poly)可電抹除可程式唯、 讀記憶體（Electrically Erasable Pr〇gramma'bu Rea(i

Only Memory，以下簡稱為EE PROM)，其具有低耗電、高寫 入/抹除效率、可重複寫入以及高密度等諸多優點。本^發 明之單層多晶矽EEPR0M特別可相容於標準CM〇s製程。此 外，本發明之單層多晶矽EEPR0M係利用通道熱電子注入 (channel hot electron injection，CHEI )機制進行寫入 操作’而具有一抹除閘極（erase gate)，可利用邊緣福樂 諾漢（edge FN)機制進行快速抹除操作。 背景說明 EEPR0M或快閃EEPROM(flash EEPR0M)屬於非揮發性記 憶體，其具有切斷電源仍能保有記憶體内容之優點，以及 具有可重複讀入資料之功能，加上傳輸快速，所以應用層 面非常廣泛。在許多的資訊、通訊及消費性電子產品中均 已將非揮發性記憶體當成必要元件。而隨著小體積可攜式 電子產品例如個人數位助理（personal digital assistant, PDA)或行動電話的需求日益增加，同時包含 有EEPR0M及邏輯電路之嵌入式晶片（embedded chip)或系 統整合晶片（system on a chip, S0C)的需求也隨之提

第5頁 536818 五、發明說明（2) Ϊ宜為EEPR0職來勢必朝著CMOS製程相容、低耗電、 同”·、入々率、低成本以及高密度之方 ， 後產品的需求。 ^才此付口曰 示 圖一為習知EEPR0M單元10之剖面示意圖。如圖一所 省知EE二ROM單7G 10包含有一 NM〇s結構28以及一 pM〇s結 兩者藉由一絕緣場氧化層24隔開。Νμ〇§結構28係形 成於γΡ型基底12上，包含有一第一浮置閘（fl〇ating ga t/ 2、一 N源極摻雜區1 4及一 N诙極摻雜區1 6。PM0S結 構3 〇係形成於一 _離子井丨8上，包含有一第二浮置閘 34、一 P铄極摻雜區2〇及一 p级極摻 鄰p卿雜⑽側植入有一重推雜二二二 型通道阻擋區（channel stop region) 38，此N型通道阻擋 區38係位於第二浮置閘34之下方.。第一浮置閘極32及第二 洋置閘極34並藉由一浮置閘導線36相連接，使第一浮置閘 3 2及第—浮置閘3 4維持相同電位。當第一浮置閘3 2因應於 一控制閘電壓而產生相對應的電位時，第二浮置閘34將由 於浮置閘導線3 6的連接而具有與第一浮置閘3 2相同的電

位，並藉以吸引經由P课極摻雜區2〇及N型通道阻擋區38

之空乏區所產生之加速電子而將電子拘束於第二浮置閘3 4 中。 習知EEPR0M單元1 〇具有如下之缺點。首先，習知 EEPR0M單元1 〇由一 pm〇S電晶體30及一 NM0S電晶體28所構

第6頁 536818 五、發明說明（3) 成，所佔晶片單位面積較大；其次，習知EEPR〇M單元1〇需 要額外的N型通道阻擋區38 ;再者，習知EEPROM單元10須 以浮置閘導線3 6將第一浮置閘3 2及第二浮置閘3 4電連接； 此外’在NMOS結構28以及PMOS結構30之間需要有場氧化層 24隔離。由上可知，習知EEPROM單元1〇消耗晶片面積過 大加上結構複雜，增加製程成本及困難度。 發明概述 :f此’本發明之主要目的在於提供一種高密度且低耗 電之單層多晶矽EEPROM結構。 本發明之另一目的在於提供一種省電高密度單層多晶 石夕EEPROM結構及其操作方法，同時其製作方法可與傳統 CMOS製程相容。 “ 在本發明之最佳實施例中，揭露了一種單層多晶矽可 ，抹除可程式唯讀記憶體，包含有一第一 pM〇s電晶體及一 第^ PM〇S電晶體串接該第一 PM0S電晶體，其中該第一 PM0S 電晶體，該第二PM0S電晶體係形成於一 p型基底之一 N型井 上:4第一 PM0S電晶體包含有一浮置閘、一第一 p級極摻 雜區及一第一 P琢極摻雜區，該第二㈣⑽電晶體包含有一 問極以及一第二P源極摻雜區，而該第一 pM〇s電晶體之該 第一 p源極捧雜區同時用來作為該第二pM〇s電晶體之一汲

第7頁 536818 五、發明說明（4) 極，及一抹除閘極（e r a s e g a t e )形成於該P型基底中，並 鄰接該浮置閘。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂’下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下。 發明之詳細說明 以下即藉由圖二至圖五以及表一說明本發明之較佳實 施例。 首先请參閱圖二’圖二為依據本發明較佳實施例之單 層多晶矽EEPROM佈局的部分上視圖。如圖二所示，在本發 明之較佳實施例中，單層多晶矽EEPR〇M單元1〇〇a&含有一 第一 PMOS電晶體101及一第二pm〇s電晶體1〇2串接於第一 PMOS電晶體1〇卜第_ PM〇s電晶體1〇1及第二pM〇s電晶體 102係形成於一 p型基底2〇〇之一 N型井11〇上（如虛線所示區 域）。第一 PMOS電晶體1〇1包含有一浮置閘122、一 p级極 摻及一 p移雜區134。第二PM〇s電晶體1〇2包含有 一閘極1 2 4、一 P甘參雜p* l7菸一 P难4 曰胁雜區以及"原極摻雜區136,而第一 PMOS電日日體101之ρ換雜巧回味田七 舻1 、芬极士 &雜& 134同時用來作為第二PMOS電晶 體1〇2之及極》本發明之浮置閘i 1曰曰 成，其上方並未，也:早層夕曰曰石夕所形 — 不而要形成有控制電極。P诙極摻

第8頁 536818 五、發明說明（5) 雜區1 3 2係經由一接觸插塞1 5 〇 a與一位元線（圖二中未顯 示）電連接’ p源極摻雜區136係電連接一源極線（s〇urce 1 1 n e ) 1 4 2。在本發明之較佳實施例中，源極線1 4 2係為一 P t雜區，與p源極摻雜區1 3 6於同一離子佈植步驟中形 成。圖二中另顯示有一結構類似於EEpR〇M單元之 EEPROM單元 l〇0b及一 EEpR〇M單元 1〇〇c，其中 EEpR〇M單元 10M具有一接觸插塞150b與接觸插塞15〇3電連接於同一條 =兀線（圖二中未顯示），而EEPR0M單元100c具有一接觸插 土 150c電連接於相鄰之另一位元線（圖二中未顯示

仍然參閱圖二，本發明之單層多晶矽EEPR0M單元100 I含有一抹除閘極（erase gate)120形成於p型基底200 ，並鄰接洋置閘122。在本發明之較佳實施例中，抹除 - N勝雜區。抹除間㈣〇經由-接觸插塞 發明⑽展少抹除閘極電壓（eraSe gate V〇ltage，Veg)。本 ί m夕eepr〇m單元1 〇〇之抹除操作係利用抹除間 操作浐置閘I22之間的edge fn效應來進行，其詳細之 ;乍=序谷後說明。需注意的是，在本發明之較佳實施例

,除閘極120的植入係在浮置閘122定 订，因此，太皙卜A、- ^ ^ 與之重$ ^ Z在洋置閘1 22下方並不會有抹除閘極i 2 製程所：生二=於抹除問極12°在植入後因為熱 相拉社t 所導致。此外，由於浮置閘122必須 某底2(^閘極12〇，因此浮置閘122需跨越_井110及嗖 、1甲主银除閘極1 20。此外，在浮置閘i 22及閘

第9頁 536818 五、發明說明（7) 壓（word line voltage，VWL)，其P源極摻雜區U6係施以 一源極線電壓（source line voltage, VSL)。此外，p型基 底 2 0 0則施以一 P型井電壓（P-Well voltage，VPff)。 接著，茲根據表1所示，說明本發明eeprom之操作方 法。見表1第一列，當執行一編碼或程式化操作時（以寫入 資料"1π為例），字元線電壓v WL為一低準位電壓，例如^入 V WL= 0 V。位元線電壓V BL為一準位與字元線電壓v w相同之 電壓’亦即VBL= 0V。未被選擇之字元線則施以一準位與 極線電壓Vs相同之電壓，亦即vWUun seiected_ 5 —7V。未被選、 擇之位元線則施以一準位與源極線電壓v s相同之電壓，1 即VBLW-seiectedr 5-7V。浮置閘122保持懸浮狀態。源極線 壓V SL為一高準位電壓，例如輸入v SL= 5 - 7 V。N型井電壓/ 亦為一準位相對高於字元線電壓之電壓，例如輸入 Nw IN W 5-7V。P型井電壓VP為一準位與字元線電壓同之電 壓，亦即V p尸0 V。抹除閘極電壓v e為一準位與字元線 Vw相同之電壓，亦即VE(P 〇v。見表i第二列，若以寫 U Μ Λ Η Λ/. /一》 、把⑽ 也止— 負

Nf^

料 0”為例，選擇到與為選擇到之位元線電壓Vbl皆為一準 位咼於字元線電壓V #電壓，例如輸入v 5 - 7 V，f ^ 件同上 ~ b 條 請參閱圖四，圖四表示寫入”丨”之操作實例示意圖。 如圖四所示，以下面之操作條件為例：字元線電壓v胃产 0V，位元線電壓VBL= 0V，浮置閘122保持懸浮狀態，g極

第11頁 536818 五、發明說明（8) 一 ---- j線電壓VSL= 5V，N型井電壓VNf= 5V，P型井電壓〇v， I抹除閘極電壓VEf OV。在上述之操作條件下，由:浮置間 1 2 2可藉由電容搞合效應獲得一低電麼，例如_ 1〜—2 ν，而 |將浮置閘122下方之ρ型通道打開，熱電子即可經由打開之 ρ型通道，隧穿過浮置閘氧化層122a，並被捕陷於於浮置 閘122中。請參閲圖五，圖五為第二pM〇s電晶體1〇2在不同 的汲極對N型井1 1 〇偏壓（v d= v bl—v nw)條件下所獲得的閘極電 壓對閘極電流圖。如圖五所示，在偏壓v為—5條件下， |浮置閘122藉由電容耦合效應獲得約—卜-2V低電壓，此 時’第二PM0S電晶體1〇2的通道剛剛開啟，而閘極電流已 接近最大值。換句話說，在本發明之操作模式下，閘極電 流對汲極電流的比值（Ig/Id)較大，因此在程式化 較佳之效能。 & a 見 I線電壓 I之字元 3. 3V〇 電壓為 線電壓 線電壓 之字元 • 3V〇 同之電 表1第三列，當執行一讀取操作時，選擇到之字元 vη為一低準位電壓，例如輸入電壓為〇v，未選擇 線電壓V WL為一較高準位電壓，例如輸入電壓為 選择到之位元線電壓Vbl為一低準位電壓，例如輪入 18V，未選擇到之位元線電壓Vb洞未選擇到之字元 VwL為一較高準位電壓，例如輸入電壓為3.3V。源極 v sL、N型井電壓V以抹除閘極電壓v eg皆同未選擇 線電壓VWL為一較高準位電壓，例如輸入電壓為 ρ型井電壓vP為一準位與選擇到之字元線電壓v 壓，亦即Vpf= ov。 w

第12頁 五 '發明說明（9) I電饜f ί 1第四列，當執行一抹除（Erase)摔作眸 ::U為-低準位電塵，例 Μ:作時，字元線 VBL為一低準〗入電屋為0V。位元線 _井雷懕V a 如輪電麼為0V。源極唆蛩厭v 汗電壓Q p型井„ L線電壓VsL、 ;為0〜，。抹除間極電塵v辭低入準'電/，例如輸入電 I轔入電壓為5—7v。 Ve副輪入一兩準位電壓，例如 丨，問極中卜之d::::徵在於抹除動作初期，由於浮 卜失，抹除動作隨之i i ’： 極内的電子減少而通道 妓抵出，進而槪Π ί 元件即不再有大量電子 I 免k度抹除（over-erase)現象。 丨聲明Ξ 2示本發明之第二較佳實施例。如圖六所示，本 h架構。在：::：之陣列架構之外’亦可為圖六所示之陣 叫竿槿a ί 之架構為架構丨，而圖六中之陣 適用於Byte/Byte的抹除操作。相較於圖六之 匈浮置Η Μ :顯看出，架構1的抹除閘極（Nm域）是由四 辑"的二;;f ’抹除閘Ϊ的走向為與位元線平行，而架 杻八屬不甲^則與兩個洋置閘極共用，且此兩個浮置閘 刀屬不同的位元線，因此可以採用Byte_by_Byte方式進 第13頁 536818 五、發明說明（ίο) 行抹除。 據上所述，與習知技藝相較’本發明可以在低電壓下 操作，且由於本發明之獨特設計使得第二PM0S電晶體在通 道剛剛開啟時，閘極電流1乒接近最大值，在本發明之操 作模式下，閘極電流對汲極 具有省電省能之優點’並在 而節省程式化的時間。此外 記憶體可以有效率地抹除操 PMQS電晶體串接，大幅減少 可運用於高密度記憶體領域 與傳統之CMOS製程相容，更 顯示本發明完全符合專利法 及進步性等法定要件，爰依 賜准本案專利。 電流的比值（I g/ I d)較大，因此 程式化時可獲致較佳之效能， ，利用抹除閘極的設計，使得 作。且，由於本發明運用兩 晶片的使用面積，使得本發明 。再者，本發明結構簡單，可 降低了製作成本。種種優點均 所規定之產業利用性、新穎性 專利法提出申請，敬請詳查並

之較佳實施例，凡依本發明申請 與修飾’皆應屬本發明專利之涵 以上所述僅為本發明 專利範圍所作之均等變化 蓋範圍。

第14頁 536818 圖式簡單說明 101 110 122 132 136 第一 PMOS電晶體 N型井 浮置閘 P 5及極換雜區 P铄極摻雜區 150b接觸插塞 1 6 0 接觸插塞 1 7 0 位元線2 0 0 P型基底 122a浮置閘氧化層 102 第二PMOS電晶體 1 2 0 抹除閘極 124 閘極 134 P摻雜區 1 5 0 a接觸插塞 1 5 0 c接觸插塞 1 6 2 介電層 124a閘氧化層

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Claims (1)

1. 536818 六、申請專利範圍 1. 一種單層多晶碎可電抹除可程式唯讀記憶體，包含 有： 一第一 PMOS電晶體及一第二PMOS電晶體串接該第一 PMOS電晶體，其中該第一 PMOS電晶體及該第二PM0S電晶體 係形成於一 P型基底之一 N型井上，該第一 PMOS電晶體包含 有一浮置閘、一第一 P级極摻雜區及一第一 P源極摻雜 區，該第二PMOS電晶體包含有一閘極以及一第二p源極 ，區，而該第一 PMOS電晶體之該第一 p源極摻雜區同、時 來作為該第二PMOS電晶體之一汲極；及 摻 用 一抹除閘極（erase 接該浮置閘。 gate)形成於該p型基底中，並鄰 憶 • 如申請專利範圍第1項所祕+ _ 體，其中該抹除閘極俜為 σ電抹除可程式唯讀記 閘下方。 係為—_摻雜區，形成於該浮置 3·如申請專利範圍第2項 憶體，其中該Ν型摻雜區鱼;；^可電抹除可程式唯讀記 磙汗置閘本質上並不重疊。 4·如申請專利範圍第2項所少 =體中該抹除閘極與 置可電抹除可程式唯讀記 層。 置閘之間設有一浮置閘氧化 如申請專利範圍第 所述之可電抹除可程式唯 讀記