TWI450385B - 邏輯多次寫入記憶體單元 - Google Patents

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TWI450385B TW099133255A TW99133255A TWI450385B TW I450385 B TWI450385 B TW I450385B TW 099133255 A TW099133255 A TW 099133255A TW 99133255 A TW99133255 A TW 99133255A TW I450385 B TWI450385 B TW I450385B
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邏輯多次寫入記憶體單元
本發明係有關於一種多次寫入記憶體單元,尤指一種與一般互補金氧半導體製程相容的邏輯多次寫入記憶體單元。
在將不同的電路區塊整合至單一積體電路的趨勢中,非揮發性記憶體區塊亦朝整合至邏輯功能區塊的方向發展。然而,許多非揮發性記憶體製程需要堆疊閘極結構,這無法整合在一般的邏輯製程中。舉例來說,一般半導體製程只需使用單一多晶矽層且無特殊捕捉電荷的結構。
美國專利第7,382,658,7,391,647,7,263,001,7,423,903及7,209,392號教導多種組成記憶體單元的結構。美國專利第7,382,658號教導一P型存取電晶體,其閘極與一N型金氧半導體電容之一電極共用。美國專利第7,391,647教導一P型存取電晶體,其閘極與一N型金氧半導體電容之一電極共用,且該共用閘極係與一P型金氧半導體電容之一電極共用。美國專利第7,263,001號教導一P型存取電晶體,其閘極係與兩個P型金氧半導體電容之一電極共用。美國專利第7,423,903教導一P型場效電晶體,其透過熱通道電子注入進行寫入模式,以及一N型場效電晶體,其透過傅勒-諾德翰穿隧進行抹除。美國專利第7,209,392教導一N型金氧半導體場效電晶體,其與一P型金氧半導體場效電晶體共用閘極,且毎一電晶體連接各自的存取電晶體。
請參考第1圖,第1圖係為美國專利第7,209,392號中的非揮發性記憶體單元之示意圖。該非揮發性記憶體單元包含一第一P型金氧半導體電晶體T1 ,一第二P型金氧半導體電晶體T2 ,一第一N型金氧半導體電晶體T3 及一第二N型金氧半導體電晶體T4 。第一P型金氧半導體電晶體T1 與第一N型金氧半導體電晶體T3 係為第二P型金氧半導體電晶體T2 與第二N型金氧半導體電晶體T4 的存取電晶體,第一P型金氧半導體電晶體T1 與第一N型金氧半導體電晶體T3 係由控制電壓VSG 所控制。第一P型金氧半導體電晶體T1 與第一N型金氧半導體電晶體T3 的輸入端係接收選擇線電壓VSL ,第二P型金氧半導體電晶體T2 的輸入端係接收第一位元線電壓VBL1 ,第二N型金氧半導體電晶體T4 的輸入端係接收第二位元線電壓VBL2 。第二N型金氧半導體電晶體T4 與第二P型金氧半導體電晶體T2 共用一浮動閘極。
本發明之一實施例提供一種非揮發性記憶體單元,包含一耦合裝置,設置於一第一導電區;一第一選擇電晶體,以串聯的方式連接於一第一浮動閘極電晶體,該第一選擇電晶體及該第一浮動閘極電晶體皆形成於屬於一第二導電型的一第二導電區;及一第二選擇電晶體,以串聯的方式連接於一第二浮動閘極電晶體,該第二選擇電晶體及該第二浮動閘極電晶體皆形成於屬於一第一導電型的一第三導電區。該耦合裝置之一電極,該第一浮動閘極電晶體之閘極及該第二浮動閘極電晶體之閘極係為一體成型之一浮動閘極。
本發明另一實施例提供一種非揮發性記憶體單元,包含一耦合裝置,設置於一第一導電區;一第一選擇電晶體,以串聯的方式連接於一第一浮動閘極電晶體及一第二選擇電晶體,該第一選擇電晶體、該第一浮動閘極電晶體及該第二選擇電晶體皆形成於屬於一第二導電型的一第二導電區;及一第二浮動閘極電晶體,形成於屬於一第一導電型的一第三導電區。該耦合裝置之一電極,該第一浮動閘極電晶體之閘極及該第二浮動閘極電晶體之閘極係為一體成型之一浮動閘極。
本發明之實施例的非揮發記憶體單元與一般互補金氧半導體製程完全相容,僅需要較小的配線區域,且能在不降低寫入抹除次數下展現良好的寫入與抹除速度、耐用性與資料保存性。
請參考第2圖及第3圖,第2圖係為本發明第一實施例之非揮發性記憶體單元20之示意圖,第3圖係非揮發性記憶體單元20之電路圖。非揮發性記憶體單元20係形成於一P型或N型基底上。非揮發性記憶體單元20包含一浮動閘極(FG)200,一控制線(CL),一字元線(WL)290,一第一源極線(SL1),一第一位元線(BL1),一第二源極線(SL2),以及一第二位元線(BL2)。以一P型基底為例,非揮發性記憶體單元20之控制線包含一第一擴散區221與一第二擴散區222,形成於第一導電型的第一導電區,如一N型井(NW)上。非揮發性記憶體單元20之第三、第四以及第五擴散區261,271,281係形成於第二導電型的第二導電區,如一P型井(PW)上。非揮發性記憶體單元20之第六、第七以及第八擴散區262,272,282係形成於第一導電型的第三導電區,如另一N型井(NW)上。P型井(PW)係設置於兩N型井(NW)之間。如第2圖所示,第一導電區係屬於第一導電型,第二導電區設置於第一及第三導電區之間。在另一實施例中,第一導電區係屬於第二導電型,第三導電區設置於第一及第二導電區之間。浮動閘極200包含一耦合部201,形成於第一擴散區221及第二擴散區222之間;及一閘極部202,形成於第四擴散區271及第五擴散區281之間,且形成於第七擴散區272與第八擴散區282之間。耦合部201與閘極部202係由同一多晶矽層形成,且彼此接續。耦合部201的閘極面積大於閘極部202的閘極面積。字元線290可與浮動閘極200形成在同一多晶矽層。字元線290係形成於第三擴散區261與第四擴散區271之間,且係形成於第六擴散區262與第七擴散區272之間。第一、第二、第三、第四、第五擴散區221,222,261,271,281係N+型擴散區,第六、第七、第八擴散區262,272,282係P+型擴散區。非揮發性記憶體單元20係藉由一單層多晶矽互補金氧半導體製程來形成。
請參考第2圖及第3圖,耦合部201與控制線(CL)形成一耦合裝置300,其係由一金氧半導體電容或一金氧半場效電晶體形成。閘極部202與第四及第五N+型擴散區271,281形成一第一N型金氧半導體電晶體310,且閘極部202與第七及第八P+型擴散區272,282形成一第一P型金氧半導體電晶體320。字元線290與第三及第四N+型擴散區261,271組成一第二N型金氧半導體電晶體330,字元線290另與第六及第七P+型擴散區262,272組成的一第二P型金氧半導體電晶體340。第一源極線SL1電連接於第三擴散區261,且係第二N型金氧半導體電晶體330之源極擴散區。第一位元線BL1電連接於第五擴散區281,且係第一N型金氧半導體電晶體310的汲極擴散區。第二源極線SL2電連接於第六擴散區262,且係第二P型金氧半導體電晶體340的源極擴散區。第二位元線BL2電連接於第八擴散區282,且係為第一P型金氧半導體電晶體320的汲極擴散區。第四擴散區271有如第一N型金氧半導體電晶體310之源極擴散區與第二N型金氧半導體電晶體330之汲極擴散區同樣的功能。第七擴散區272有如第一P型金氧半導體電晶體320之源極擴散區與第二P型金氧半導體電晶體340之汲極擴散區同樣的功能。第一N型金氧半導體電晶體310與第一P型金氧半導體電晶體320係分別為第一以及第二浮動閘極電晶體,第二N型金氧半導體電晶體330與第二P型金氧半導體電晶體340係分別為第一與第二選擇電晶體。
請參考第4圖及第5圖,第4圖係本發明另一實施例非揮發性記憶體單元40之示意圖,第5圖係第4圖非揮發性記憶體單元40之電路圖。當周遭單元被寫入時,非揮發性記憶體單元40藉由使用選擇閘極來提升抑制寫入的能力,且係形成於一P型或N型基底上。當使用選擇閘極來改良時,非揮發性記憶體單元40包含一浮動閘極(FG)400,一字元線(WL)471,一選擇閘極(SG)472,一控制線(CL),一源極線(SL),一位元線(BL)與一抹除線(EL)。以一P型基底為例,非揮發性記憶體單元40另包含一第一擴散區421與一第二擴散區422,形成於第一導電型的第一導電區,如一N型井(NW)上。非揮發性記憶體單元40之第三、第四、第五以及第六擴散區461,462,463,464形成於第二導電型的第二導電區,如一P型井(PW)上。非揮發性記憶體單元40之第七以及第八擴散區481,482形成於第一導電型的第三導電區,如另一N型井(NW)上。P型井(PW)係設置於兩N型井(NW)之間,第一導電區係屬於第一導電型,第二導電區設置於第一及第三導電區之間。在另一實施例中,第一導電區係屬於第二導電型,第三導電區設置於第一及第二導電區之間。浮動閘極(FG)400包含一耦合部401,形成於第一擴散區421及第二擴散區422之間;及一閘極部402,形成於第四擴散區462及第五擴散區463之間,且形成於第七擴散區481與第八擴散區482之間。耦合部401與閘極部402係由同一多晶矽層形成,且彼此接續。耦合部401的閘極面積大於閘極部402的閘極面積。字元線471可與選擇閘極(SG)472形成在同一多晶矽層如同浮動閘極(FG)400一樣。字元線(WL)471係形成於第三擴散區461與第四擴散區462之間,選擇閘極(SG)472係形成於第五擴散區463與第六擴散區464之間,第一、第二擴散區421,422係N+型擴散區,第三、第四、第五與第六擴散區461,462,463,464係N+型擴散區。第七、第八擴散區481,482係P+型擴散區。非揮發性記憶體單元40係藉由一單層多晶矽互補金氧半導體製程來形成。
請參考第4圖及第5圖,耦合部401與控制線(CL)形成一耦合裝置500,其係由一金氧半導體電容或一金氧半場效電晶體形成。閘極部402係與第四及第五N+型擴散區462,463形成一第一N型金氧半導體電晶體510,且閘極部402與第七及第八擴散區481,482形成一第一P型金氧半導體電晶體520。字元線471係與第三及第四N+型擴散區461,462組成一第二N型金氧半導體電晶體530。選擇閘極(SG)472與第五及第六N+型擴散區463,464組成一第三N型金氧半導體電晶體540。源極線SL電連接於第三擴散區461,且係第二N型金氧半導體電晶體530之源極擴散區。位元線BL電連接於第六擴散區464,且係第三N型金氧半導體電晶體540的汲極擴散區。抹除線EL電連接於第一P型金氧半導體電晶體520的第七與第八擴散區481,482。第四擴散區462有如第一N型金氧半導體電晶體510之源極擴散區與第二N型金氧半導體電晶體530之汲極擴散區同樣的功能。第五擴散區463有如第一N型金氧半導體電晶體510之汲極擴散區與第三N型金氧半導體電晶體540之源極擴散區同樣的功能。第一N型金氧半導體電晶體510與第一P型金氧半導體電晶體520係形成一第一浮動閘極電晶體與一第二浮動閘極電晶體,第二N型金氧半導體電晶體530與第三N型金氧半導體電晶體540係形成一第一選擇電晶體與一第二選擇電晶體。在另一實施例中,第二浮動閘極電晶體由一金氧半導體電容形成。
請參考第6圖,第6圖係第2圖與第3圖之非揮發記憶體單元20之寫入、抹除與讀取電壓之一實施例的示意圖。在第一寫入模式(PMG1)中,較寫入電壓(VPP)低一臨界電壓(Vth)之控制線電壓會輸入控制線,寫入電壓(VPP)係介於5V與8V之間,臨界電壓(Vth)大約為1V,因此,控制線的電壓係介於4V與7V之間。字元線(WL)290係介於0V與7V之間,第一源極線(SL1)、第一位元線(BL1)、第二位元線(BL2)與P型井(PW)係接地,第一位元線(BL1)亦可為浮動,寫入電壓(VPP)會輸入第二源極線(SL2)與N型井。在這樣的寫入條件中,控制線電壓根據金氧半導體電容300與第一P型金氧半導體電晶體320大小的比例經由金氧半導體電容300將電壓耦合至浮動閘極200。舉例來說,如果控制線電壓係VCL,比例是9:1,浮動閘極200的電位係0.9 X VCL。在寫入模式中,第一P型金氧半導體電晶體320會發生熱通道電子注入,由第一P型金氧半導體電晶體320之源極擴散區來的電子透過一截止通道注入浮動閘極200,該通道係由浮動閘極200與第一P型金氧半導體電晶體320之源極擴散區之間的臨界電壓,以及第一P型金氧半導體電晶體320的源極擴散區與汲極擴散區之間的寫入電壓(VPP)形成。在抹除模式(ERS)中,當抹除電壓(VEE)輸入第二源極線(SL2)與N型井(NW)時,第一P型金氧半導體電晶體320會發生傅勒-諾德翰電子穿隧現象。第二位元線電壓係0V或是浮動,字元線(WL)290係介於0V與20V之間。控制線(CL)、第一源極線(SL1)、第一位元線(BL1)及P型井係都接地,第一位元線(BL1)亦可為浮動,抹除電壓(VEE)係介於5V與20V之間。如此,注入浮動閘極200的電子會由浮動閘極200射出。
在第二寫入模式(PGM2)中,控制線電壓係為輸入控制線(CL)之第一寫入電壓(VPP1),第一寫入電壓(VPP1)係介於5V與12V之間,第一源極線(SL1)、第二源極線(SL2)、第一位元線(BL1)與P型井係都接地,第一位元線(BL1)亦可為浮動,介於5V與8V之間的第二寫入電壓(VPP2)係輸入N型井(NW),低於0V的第三寫入電壓(VPP3)係輸入字元線(WL),第二位元線(BL2)係浮動。在這樣的寫入條件中,第一P型金氧半導體電晶體320會發生能帶穿遂效應誘導熱電子注入。在抹除模式(ERS)中,當抹除電壓(VEE)輸入第二源極線(SL2)與N型井(NW)時,第一P型金氧半導體電晶體320會發生傅勒-諾德翰電子穿隧射出。字元線(WL)290係介於0V與20V之間,控制線(CL)、第一源極線(SL1)及P型井(PW)係都接地,第一位元線(BL1)係0V或是浮動,第二位元線(BL2)係0V或是浮動,抹除電壓(VEE)係介於5V與20V之間。如此,注入浮動閘極200的電子會由浮動閘極200射出。
在第三寫入模式(PGM3)中,控制線電壓(CL)係介於5V與12V之間,字元線(WL)電壓係介於5V與8V之間,第二源極線(SL2)係浮動,N型井(NW)電壓係介於5V與8V之間,第一位元線(BL1)電壓、第一源極線(SL1)電壓、P型井(PW)電壓與第二位元線(BL2)電壓係都接地,例如係0V。第一位元線(BL1)亦可為浮動。在這樣的寫入條件中,第一P型金氧半導體電晶體320會發生能帶穿遂效應誘導熱電子注入。在抹除模式(ERS)中,當抹除電壓(VEE)輸入第二源極線(SL2)與N型井(NW)時,第一P型金氧半導體電晶體320會發生傅勒-諾德翰電子穿隧射出。字元線(WL)290係介於0V與20V之間,控制線(CL)、第一源極線(SL1)與P型井(PW)係都接地,第一位元線(BL1)係0V或是浮動,第二位元線(BL2)係0V或是浮動,抹除電壓(VEE)係介於5V與20V之間。如此,注入浮動閘極200的電子會由浮動閘極200射出。
在讀取模式(READ)中,第一電壓(VCC1)會輸入控制線(CL)與字元線(WL),第二電壓(VCC2)會輸入第二源極線(SL2)與N型井(NW),讀取電壓(VRR)會輸入第一位元線(BL1),第一電壓(VCC1)與讀取電壓(VRR)係介於1V與5V之間,第二電壓(VCC2)係介於0V與5V之間,第二位元線(BL2)係0V或是浮動,第一源極線(SL1)與P型井(PW)係都接地。透過P型金氧半導體電容300電容性耦接,第一電壓(VCC1)中一部份,如9/10,會耦接於浮動閘極200。當非揮發記憶體單元20被抹除後,浮動閘極200的電位足以開啟第一N型金氧半導體電晶體310,由於讀取電壓(VRR)係輸入第一位元線(BL1),且第一源極線(SL1)係接地,讀取電流會流經第一N型金氧半導體電晶體310以表示一正邏輯狀態。當非揮發記憶體單元20被寫入後,注入浮動閘極200的電子會足以抵償或明顯低於部份耦接於浮動閘極200的第一電壓,以使第一N型金氧半導體電晶體310保持關閉或是些微開啟,使讀取電流實質上低於非揮發記憶體單元20於抹除狀態可偵測到的讀取電流,如此,偵測到較低的讀取電流會指示出一負邏輯狀態。使用較高的讀取電流以指出正邏輯狀態及使用較低的讀取電流指出負邏輯狀態僅係一範例,不應用以限制本實施例的範疇。舉例來說,本實施亦可使用較高的讀取電流來指示負邏輯狀態,並使用較低的讀取電流來指示正邏輯狀態。
請參考第7圖,第7圖係第4與第5圖非揮發記憶體單元40之寫入、抹除與讀取電壓之一實施例的示意圖。在寫入模式(PGM)中,介於5V與20V之間的控制線電壓會輸入控制線(CL)與抹除線(EL),介於1V與5V的第一電壓(VCC)會輸入選擇閘極(SG),字元線(WL)、源極線(SL)、位元線(BL)與P型井(PW)係都接地,在這樣的寫入條件中,控制線電壓係依據金氧半導體電容500與第一N型金氧半導體電晶體510的面積比例藉由金氧半導體電容500耦接於浮動閘極400。舉例來說,如果控制線電壓係VCL,面積比是9:1,則浮動閘極400的電位約略為0.9 X VCL。在寫入模式中,適當的VCL選擇將使第一N型金氧半導體電晶體510發生傅勒-諾德翰電子穿隧注入。於抹除模式(ERS)中,當抹除電壓(VEE)輸入抹除線(EL)及控制線(CL),且源極線(SL)、位元線(BL)與P型井(PW)都接地時,第一P型金氧半導體電晶體520會發生傅勒-諾德翰電子穿隧射出。在抹除模式中,字元線(WL)與選擇閘極(SG)係介於0V與5V之間,抹除電壓(VEE)係介於5V與20V之間,如此,於寫入時注入浮動閘極400的電子會於抹除時由浮動閘極400射出。
在讀取模式(READ)中,第一電壓(VCC1)會輸入控制線(CL)、字元線(WL)與選擇閘極(SG),第二電壓(VCC2)會輸入抹除線(EL),讀取電壓(VRR)會輸入位元線(BL),第一電壓(VCC1)與讀取電壓(VRR)係介於1V與5V之間,第二電壓(VCC2)係介於0V與5V之間,源極線(SL)與P型井(PW)係接地,透過金氧半導體電容500的電容性耦接,第一電壓(VCC1)之部份電位,如9/10,會耦接於浮動閘極400。當非揮發記憶體單元40被抹除後,浮動閘極400的電位將足以開啟第一N型金氧半導體電晶體510,由於讀取電壓(VRR)輸入位元線(BL),且源極線(SL)係接地,讀取電流會流經第一N型金氧半導體電晶體510,藉以偵測出一正邏輯狀態。當非揮發記憶體單元40被寫入後,注入浮動閘極400的電子會足以抵償或明顯低於部份耦接於浮動閘極400的第一電壓,以使第一N型金氧半導體電晶體510保持關閉或是些微開啟,使讀取電流實質上低於非揮發記憶體單元40於抹除狀態可偵測到的讀取電流,如此,偵測到較低的讀取電流會指示出一負邏輯狀態。在其他實施例中,較高的讀取電流係用於指示負邏輯狀態,而較低的讀取電流係用於指示正邏輯狀態。
請參考第8圖,第8圖係為第4與第5圖非揮發記憶體單元之抑制寫入模式(PGM Inhibit)之波形示意圖。第8圖之波形示意圖顯示輸入控制線(CL)的控制線電壓、輸入字元線(WL)的字元線電壓、輸入選擇閘極(SG)的選擇閘極電壓、輸入抹除線(EL)的抹除線電壓、輸入位元線(BL)的位元線電壓、輸入源極線(SL)的源極線電壓、輸入P型井(PW)的P型井電壓與輸入第一N型金氧半導體電晶體510的通道電壓,通道電壓係於抑制寫入模式的第三時間(t3)至第四時間(t4)被提升。如第8圖所示,通道電壓在第二時間(t2)至第三時間(t3)時達到第六電壓(V6)。由第三時間(t3)至第四時間(t4)時,控制線係在一第一電壓(V1)、選擇閘極係在一第二電壓(V2)、抹除線係在一第三電壓(V3)、位元線係在一第四電壓(V4),通道係在一第五電壓(V5)。在抑制寫入模式中,V1到V6電壓係設定為V1V3>V5>V4V2>V6。在寫入模式中,V1到V6電壓係設定為V1V3V2>V4=V5=V60V。舉例來說,如第7圖所示,在抑制寫入模式中,控制線電壓係介於5V與20V之間、字元線電壓係為0V、選擇閘極電壓係介於1V與5V之間、抹除線電壓係介於5V與20V之間、位元線電壓係介於1V與7V之間、源極線與P型井電壓係都為0V。
以上所敘述之非揮發記憶體單元20,40與一般互補金氧半導體製程完全相容,僅需要較小的配線區域,並能在不降低循環速度下展現良好的寫入與抹除速度、耐用性與資料保存性。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
T1 、320、520...第一P型金氧半導體電晶體
T2 、340...第二P型金氧半導體電晶體
T3 、310、510...第一N型金氧半導體電晶體
T4 、330、530...第二N型金氧半導體電晶體
540...第三N型金氧半導體電晶體
300、500...金氧半導體電容
VSG ...控制電壓
VSL ...選擇線電壓
VBL1 ...第一位元線電壓
VBL2 ...第二位元線電壓
20、40...非揮發性記憶體單元
FG、200、400...浮動閘極
300、500...耦合裝置
CL...控制線
SG、472...選擇閘極
SL...源極線
SL1...第一源極線
SL2...第二源極線
WL、290、471...字元線
BL...位元線
BL1...第一位元線
BL2...第二位元線
EL...抹除線
221、421...第一擴散區
222、422...第二擴散區
261、461...第三擴散區
271、462...第四擴散區
281、463...第五擴散區
262、464...第六擴散區
272、481...第七擴散區
282、482...第八擴散區
NW...N型井
PW...P型井
201、401...耦合部
202、402...閘極部
PGM...寫入模式
PGM1...第一寫入模式
PGM2...第二寫入模式
PGM3...第三寫入模式
ERS...抹除模式
READ...讀取模式
PGM Inhibit...抑制寫入模式
V1、V2、V3、V4、V5、V6...電壓
t1、t2、t3、t4、t5、t6...時間
第1圖係為美國專利第7,209,392號中的非揮發性記憶體單元之示意圖。
第2圖係為本發明第一實施例之非揮發性記憶體單元之示意圖。
第3圖係第2圖非揮發性記憶體單元之電路圖。
第4圖係本發明另一實施例非揮發性記憶體單元之示意圖。
第5圖係第4圖非揮發性記憶體單元之電路圖。
第6圖係第2圖與第3圖非揮發記憶體單元之寫入、抹除與讀取電壓之一實施例的示意圖。
第7圖係第4與第5圖非揮發記憶體單元之寫入、抹除與讀取電壓之一實施例的示意圖。
第8圖係第4與第5圖非揮發記憶體單元之禁止寫入模式之波形示意圖。
20...非揮發性記憶體單元
FG、200...浮動閘極
CL...控制線
SL1...第一源極線
SL2...第二源極線
WL、290...字元線
BL1...第一位元線
BL2...第二位元線
221...第一擴散區
222...第二擴散區
261...第三擴散區
271...第四擴散區
281...第五擴散區
262...第六擴散區
272...第七擴散區
282...第八擴散區
NW...N型井
PW...P型井
201...耦合部
202...閘極部

Claims (28)

  1. 一種非揮發性記憶體單元,包含:一耦合裝置,設置於一第一導電區;一第一選擇電晶體,以串聯的方式連接於一第一浮動閘極電晶體,該第一選擇電晶體及該第一浮動閘極電晶體皆形成於屬於一第二導電型的一第二導電區;及一第二選擇電晶體,以串聯的方式連接於一第二浮動閘極電晶體,該第二選擇電晶體及該第二浮動閘極電晶體皆形成於屬於一第一導電型的一第三導電區;一控制線,電連接於該耦合裝置;一字元線,電連接於該第一選擇電晶體之閘極及該第二選擇電晶體之閘極;一第一位元線,電連接於該第一浮動閘極電晶體之汲極區;一第一源極線,電連接於該第一選擇電晶體之源極區;一第二位元線,電連接於該第二浮動閘極電晶體之汲極區;及一第二源極線,電連接於該第二選擇電晶體之源極區;其中該耦合裝置之一電極,該第一浮動閘極電晶體之閘極及該第二浮動閘極電晶體之閘極係為一體成型之一浮動閘極,該第二導電區為一第一井,該第三導電區為一第二井;於進行一寫入模式時,該控制線上之一控制線電壓,該字元線之上一字元線電壓,該第一位元線上之一第一位元線電壓,該第一源極線上之一第一源極線電壓,該第二位元線上之一第二位元線電 壓,該第二源極線上之一第二源極線電壓,該第一井上之一第一井電壓,及該第二井上之一第二井電壓係設來於該第二浮動閘極電晶體引發通道熱載子注入(channel hot carrier injection);於進行一抹除模式時,該控制線上之一控制線電壓,該字元線之上一字元線電壓,該第一位元線上之一第一位元線電壓,該第一源極線上之一第一源極線電壓,該第二位元線上之一第二位元線電壓,該第二源極線上之一第二源極線電壓,該第一井上之一第一井電壓,及該第二井上之一第二井電壓係設來於該第二浮動閘極電晶體引發傅勒-諾德翰穿隧射出(Fowler-Nordheim tunneling ejection)。
  2. 如請求項1所述之非揮發性記憶體單元,其中該非揮發性記憶體單元係形成於一單層多晶矽互補金氧半導體製程。
  3. 如請求項1所述之非揮發性記憶體單元,其中該浮動閘極包含:一耦合部,用以形成該耦合裝置;及一閘極部,用以形成該第一浮動閘極電晶體及該第二浮動閘極電晶體;其中該耦合部的閘極面積係大於該閘極部的閘極面積。
  4. 如請求項1所述之非揮發性記憶體單元,其中該第一選擇電晶體之閘極及該第二選擇電晶體之閘極係相互連接。
  5. 如請求項1所述之非揮發性記憶體單元,其中該耦合裝置係由一金氧半導體電容或一金氧半場效電晶體形成。
  6. 如請求項1所述之非揮發性記憶體單元,其中該第一導電區係屬於該第一導電型,該第二導電區係位於該第一導電區及該第三導電區之間。
  7. 如請求項1所述之非揮發性記憶體單元,其中該第一導電區係屬於該第二導電型,該第三導電區係位於該第一導電區及該第二導電區之間。
  8. 如請求項1所述之非揮發性記憶體單元,其中:於進行該寫入模式時,該控制線電壓係介於4V與7V之間;該字元線電壓係介於0V與7V之間;該第一位元線電壓係0V或是浮動;該第一源極線電壓係0V;該第一井電壓係0V;該第二位元線電壓係0V;該第二源極線電壓係介於5V與8V之間;及該第二井電壓係介於5V與8V之間。
  9. 如請求項1所述之非揮發性記憶體單元,其中:於進行該抹除模式時,該控制線電壓係0V;該字元線電壓係介於0V與20V之間;該第一位元線電壓係0V或是浮動;該第一源極線電壓係0V;該第一井電壓係0V;該第二位元線電壓係0V或是浮動;該第二源極線電壓係介於5V與20V之間;及該第二井電壓係介於5V與20V之間。
  10. 一種非揮發性記憶體單元,包含:一耦合裝置,設置於一第一導電區;一第一選擇電晶體,以串聯的方式連接於一第一浮動閘極電晶體,該第一選擇電晶體及該第一浮動閘極電晶體皆形成於屬於一第二導電型的一第二導電區;及一第二選擇電晶體,以串聯的方式連接於一第二浮動閘極電晶體,該第二選擇電晶體及該第二浮動閘極電晶體皆形成於屬於一第一導電型的一第三導電區;一控制線,電連接於該耦合裝置;一字元線,電連接於該第一選擇電晶體之閘極及該第二選擇電晶體之閘極; 一第一位元線,電連接於該第一浮動閘極電晶體之汲極區;一第一源極線,電連接於該第一選擇電晶體之源極區;一第二位元線,電連接於該第二浮動閘極電晶體之汲極區;及一第二源極線,電連接於該第二選擇電晶體之源極區;其中該耦合裝置之一電極,該第一浮動閘極電晶體之閘極及該第二浮動閘極電晶體之閘極係為一體成型之一浮動閘極;該第二導電區為一第一井,該第三導電區為一第二井;於進行一讀取模式時,該控制線上之一控制線電壓,該字元線之上一字元線電壓,該第一位元線上之一第一位元線電壓,該第一源極線上之一第一源極線電壓,該第二位元線上之一第二位元線電壓,該第二源極線上之一第二源極線電壓,該第一井上之一第一井電壓,及該第二井上之一第二井電壓係設為偵測流經以串聯方式連接的該第一選擇電晶體與該第一浮動閘極電晶體的電流。
  11. 如請求項10所述之非揮發性記憶體單元,其中:該控制線電壓係介於1V與5V之間;該字元線電壓係介於1V與5V之間;該第一位元線電壓係介於1V與5V之間;該第一源極線電壓係0V;該第一井電壓係0V;該第二位元線電壓係0V或是浮動;該第二源極線電壓係介於0V與5V之間;及該第二井電壓係介於0V與5V之間。
  12. 一種非揮發性記憶體單元,包含:一耦合裝置,設置於一第一導電區;一第一選擇電晶體,以串聯的方式連接於一第一浮動閘極電晶體及一第二選擇電晶體,該第一選擇電晶體、該第一浮動閘極電晶體及該第二選擇電晶體皆形成於屬於一第二導電型的一第二導電區;及一第二浮動閘極電晶體,形成於屬於一第一導電型的一第三導電區;其中該耦合裝置之一電極,該第一浮動閘極電晶體之閘極及該第二浮動閘極電晶體之閘極係為一體成型之一浮動閘極。
  13. 如請求項12所述之非揮發性記憶體單元,其中該非揮發性記憶體單元係藉由一單層多晶矽互補金氧半導體製程。
  14. 如請求項12所述之非揮發性記憶體單元,其中該浮動閘極包含:一耦合部,用以形成該耦合裝置;及一閘極部,用以形成該第一浮動閘極電晶體及該第二浮動閘極電晶體;其中該耦合部的閘極面積係大於該閘極部的閘極面積。
  15. 如請求項12所述之非揮發性記憶體單元,其中該耦合裝置係由一金氧半導體電容或一金氧半場效電晶體形成。
  16. 如請求項12所述之非揮發性記憶體單元,其中該第二浮動閘極電晶體係由一金氧半場效電晶體或一金氧半導體電容形成。
  17. 如請求項12所述之非揮發性記憶體單元,其中該第一導電區係屬於該第一導電型,該第二導電區係位於該第一導電區及該第三導電區之間。
  18. 請求項12所述之非揮發性記憶體單元,其中該第一導電區係屬於該第二導電型,該第三導電區係位於該第一導電區及該第二導電區之間。
  19. 如請求項12所述之非揮發性記憶體單元,其中該第一浮動閘極電晶體係位於該第一選擇電晶體及該第二選擇電晶體之間。
  20. 如請求項19所述之非揮發性記憶體單元,包括:一控制線,電連接於該耦合裝置;一字元線,電連接於該第一選擇電晶體之閘極;一選擇閘極,電連接於該第二選擇電晶體之閘極;一抹除線,電連接於該第二浮動閘極電晶體之擴散區; 一位元線,電連接於該第二選擇電晶體之汲極區;及一源極線,電連接於該第一選擇電晶體之源極區;其中該第二導電區係一井。
  21. 如請求項20所述之非揮發性記憶體單元,其中於進行一讀取模式時,該控制線上之一控制線電壓,該字元線之上一字元線電壓,該選擇閘極上之一選擇閘極電壓,該抹除線上之一抹除線電壓,該位元線上之一位元線電壓,該源極線上之一源極線電壓,及該井上之一井電壓係設為偵測流經以串聯方式連接的該第一選擇電晶體、該第一浮動閘極電晶體及該第二選擇電晶體的電流。
  22. 如請求項21所述之非揮發性記憶體單元,其中:該控制線電壓係介於1V與5V之間;該字元線電壓係介於1V與5V之間;該選擇閘極電壓係介於1V與5V之間;該抹除線電壓係介於0V與5V之間;該位元線電壓係介於1V與5V之間;該源極線電壓係0V;及該井電壓係0V。
  23. 如請求項20所述之非揮發性記憶體單元,其中於進行一寫入模式時,該控制線上之一控制線電壓,該字元線之上一字元線 電壓,該選擇閘極上之一選擇閘極電壓,該抹除線上之一抹除線電壓,該位元線上之一位元線電壓,該源極線上之一源極線電壓,及該井上之一井電壓係設來於該第一浮動閘極電晶體引發傅勒-諾德翰穿隧注入(Fowler-Nordheim tunneling injection)。
  24. 如請求項23所述之非揮發性記憶體單元,其中:該控制線電壓係介於5V與20V之間;該字元線電壓係0V;該選擇閘極電壓係介於1V與5V之間;該抹除線電壓係介於5V與20V之間;該位元線電壓係0V;該源極線電壓係0V;及該井電壓係0V。
  25. 如請求項20所述之非揮發性記憶體單元,其中於進行一抑制寫入模式時,該控制線上之一控制線電壓,該字元線之上一字元線電壓,該選擇閘極上之一選擇閘極電壓,該抹除線上之一抹除線電壓,該位元線上之一位元線電壓,該源極線上之一源極線電壓,及該井上之一井電壓係設來於該第一浮動閘極電晶體引發通道升壓。
  26. 如請求項25所述之非揮發性記憶體單元,其中:該控制線電壓係介於5V與20V之間; 該字元線電壓係0V;該選擇閘極電壓係介於1V與5V之間;該抹除線電壓係介於5V與20V之間;該位元線電壓係介於1V與7V之間;該源極線電壓係0V;及該井電壓係0V。
  27. 如請求項20所述之非揮發性記憶體單元,其中於進行一抹除模式時,該控制線上之一控制線電壓,該字元線之上一字元線電壓,該選擇閘極上之一選擇閘極電壓,該抹除線上之一抹除線電壓,該位元線上之一位元線電壓,該源極線上之一源極線電壓,及該井上之一井電壓係設來於該第二浮動閘極電晶體引發傅勒-諾德翰穿隧射出(Fowler-Nordheim tunneling ejection)。
  28. 如請求項27所述之非揮發性記憶體單元,其中:該控制線電壓係0V;該字元線電壓係介於0V與5V之間;該選擇閘極電壓係介於0V與5V之間;該抹除線電壓係介於5V與20V之間;該位元線電壓係0V;該源極線電壓係0V;及該井電壓係0V。
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