JP6285001B2 - 一つの共有されたディープドープ領域を備えたメモリアレイ - Google Patents

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Description

本発明は、メモリアレイに関連し、より詳細には、一つのディープドープ領域を共有する複数のメモリセルを備えたメモリアレイに関連する。
電気的に書き込み可能な不揮発性メモリは、電力がメモリブロックに共有されないときでも、それが記憶する情報を保持し、プログラムのオンボード（on-board）での書き込みを許容するタイプのメモリである。様々な使用のための用途が広範囲であるため、特に、回路領域に厳しい要件を有するパーソナル電子デバイスについて、メイン回路とともに同一のチップ内に埋め込まれる不揮発性メモリの要望が高まっている。
先行技術の不揮発性メモリセルは、データを保持する一つのフローティングゲートトランジスタと、そのフローティングゲートトランジスタが対応する動作を行うことを可能にする一つ又は二つの選択トランジスタと、を含む。そのフローティングゲートは、プログラム動作及び消去動作のためのエレメントを結合することによって制御されることができる。異なるメモリページ内にあるメモリセルは独立して制御されるべきであるため、異なるメモリページ内にあるメモリセルは、通常、分離した領域に配置される。しかし、製造のスペーシングルール（spacing rule）により、異なる分離領域間のスペア領域が回路領域を実質的に大きくしてしまう可能性がある。さらに、何らかのエレメントがそのスペア領域に配置されることが許容されないため、回路領域の大きくなった分は単純に無駄である。したがって、回路領域を小さくし、回路領域をより効率的に使用する方法が、解決されるべき問題となっている。
本発明の一つの実施形態は、メモリアレイを開示する。そのメモリアレイは、複数のメモリページを含み、各メモリページは複数のメモリセルを含み、各メモリセルは、フローティングゲートモジュールと、制御エレメントと、消去エレメントと、を含む。
そのフローティングゲートモジュールは、フローティングゲートトランジスタを含む。そのフローティングゲートモジュールは、ソース線、ビット線及びワード線に従って、そのフローティングゲートトランジスタを制御することができる。そのフローティングゲートトランジスタは、第一端子と、第二端子と、フローティングゲートと、を有する。その制御エレメントは、制御線に結合されたボディ端子と、このボディ端子に結合された第一端子と、このボディ端子に結合された第二端子と、そのフローティングゲートに結合された制御端子と、を有する。その消去エレメントは、そのメモリセルのプログラム動作及びプログラム禁止動作時に第一電圧を受け、そのメモリセルの消去動作時に第二電圧を受けるボディ端子と、消去線に結合された第一端子と、この消去エレメントの第一端子に結合された、又はフローティングしている第二端子と、そのフローティングゲートに結合された制御端子と、を有する。
そのフローティングゲートモジュールは、第一ウェル内に配置され、その消去エレメントは、第二ウェル内に配置され、その制御エレメントは、第三ウェル内に配置されている。その第一ウェル、その第二ウェル及びその第三ウェルはディープドープ領域内に配置されている。その複数のメモリページの複数のメモリセルは、全てそのディープドープ領域内に配置されている。その制御線は、プログラム動作時に第一電圧にあり、その消去線は、消去動作時に第二電圧にある。
本発明のこれらの目的及び他の目的は、種々の図面（figures and drawings）に示される好ましい実施形態についての発明の詳細な説明を理解することで、当業者には疑いなく明らかとなるものである。
図１は、本発明の一つの実施形態に従う、メモリアレイを示す。 図２は、本発明の一つの実施形態に従う、図１のメモリアレイのレイアウトを示す。 図３は、図２のレイアウトに従う、消去エレメントの断面図である。 図４は、図１のメモリアレイ内のメモリセルのプログラム動作時の信号の電圧を示す。 図５は、図１のメモリアレイ内のメモリセルの消去動作時の信号の電圧を示す。 図６は、本発明の他の実施形態に従う、メモリアレイを示す。 図７は、図６のメモリアレイ内のメモリセルの消去動作時の信号の電圧を示す。 図８は、本発明の他の実施形態に従う、メモリアレイを示す。 図９は、図８のメモリアレイ内のメモリセルのプログラム動作時の信号の電圧を示す。 図１０は、図８のメモリアレイ内のメモリセルの消去動作時の信号の電圧を示す。 図１１は、本発明の他の実施形態に従う、メモリアレイを示す。 図１２は、図１１のメモリアレイ内のメモリセルの消去動作時の信号の電圧を示す。
図１は、本発明の一つの実施形態に従う、メモリアレイ１０を示す。メモリアレイ１０は、Ｍ個のメモリページＭＰ１〜ＭＰＭを含む。メモリページＭＰ１〜ＭＰＭの各々は、Ｎ個のメモリセルを含む。例えば、メモリページＭＰ１は、メモリセル１００１，１〜１００１，Ｎを含み、メモリページＭＰＭは、メモリセル１００Ｍ，１〜１００Ｍ，Ｎを含む。Ｍ及びＮは正の整数である。
本発明のいくつかの実施形態においては、同一のメモリページ内にあるメモリセルは、同一の制御線、同一の消去線（erase line）及び同一のワード線（word line）に結合されることができるが、異なるソース線及び異なるビット線に結合されることができる。例えば、同一のメモリページＭＰ１内にあるメモリセル１００１，１〜１００１，Ｎは、同一の制御線ＣＬ１、同一の消去線ＥＬ１及び同一のワード線ＷＬ１に結合されている。しかし、メモリセル１００１，１は、ソース線ＳＬ１及びビット線ＢＬ１に結合されている一方で、メモリセル１００１，Ｎは、ソース線ＳＬＮ及びビット線ＢＬＮに結合されている。
追加的に、異なるメモリページ内にあるが、同一の列内にあるメモリセルは、異なる制御線、異なる消去線及び異なるワード線に結合されることができ、同一のソース線及び同一のビット線に結合されることができる。例えば、メモリセル１００１，１及び１００Ｍ，１は、同一の列内にあるが異なるメモリページＭＰ１及びＭＰＭ内にある。メモリセル１００１，１及び１００Ｍ，１は、同一のソース線ＳＬ１及び同一のビット線ＢＬ１に結合されている。しかし、メモリセル１００１，１は、制御線ＣＬ１、消去線ＥＬ１及びワード線ＷＬ１に結合されている一方で、メモリセル１００Ｍ，１は制御線ＣＬＭ、消去線ＥＬＭ及びワード線ＷＬＭに結合されている。
図１において、メモリセル１００１，１〜１００１，Ｎ…１００Ｍ，１〜１００Ｍ，Ｎは、同一の構造を有する。各メモリセルは、フローティングゲートモジュール１１０と、制御エレメント１２０と、消去エレメント１３０と、を含む。フローティングゲートモジュール１１０は、フローティングゲートトランジスタ１１２と、ソーストランジスタ１１４と、ビットトランジスタ１１６と、を含む。フローティングゲートモジュール１１０は、ソース線、ビット線及びワード線に従い、フローティングゲートトランジスタ１１２を制御することができる。
フローティングゲートトランジスタ１１２は、第一端子と、第二端子と、フローティングゲートと、を有する。ソーストランジスタ１１４は、第一端子と、第二端子と、制御端子と、を有する。ソーストランジスタ１１４の第一端子は、対応するソース線に結合されている。例えば、メモリセル１００１，１のソーストランジスタ１１４の第一端子は、ソース線ＳＬ１に結合されていることができ、メモリセル１００１，Ｎのソーストランジスタ１１４の第一端子は、ソース線ＳＬＮに結合されていることができる。ソーストランジスタ１１４の第二端子は、フローティングゲートトランジスタ１１２の第一端子に結合されており、ソーストランジスタ１１４の制御端子は、対応するワード線に結合されている。例えば、メモリセル１００１，１のソーストランジスタ１１４の制御端子は、ワード線ＷＬ１に結合されていることができ、メモリセル１００Ｍ，１のソーストランジスタ１１４の制御端子は、ワード線ＷＬＭに結合されていることができる。
ビットトランジスタ１１６は、第一端子と、第二端子と、制御端子と、を有する。ビットトランジスタ１１６の第一端子は、フローティングゲートトランジスタ１１２の第二端子に結合されており、ビットトランジスタ１１６の第二端子は、対応するビット線に結合されており、ビットトランジスタ１１６の制御端子は、対応するワード線に結合されている。例えば、メモリセル１００１，１のビットトランジスタ１１６の第二端子は、ビット線ＢＬ１に結合されていることができ、メモリセル１００１，Ｎのビットトランジスタ１１６の第二端子は、ビット線ＢＬＮに結合されていることができる。また、メモリセル１００１，１のビットトランジスタ１１６の制御端子は、ワード線ＷＬ１に結合されていることができ、メモリセル１００Ｍ，１のビットトランジスタ１１６の制御端子は、ワード線ＷＬＭに結合されていることができる。
制御エレメント１２０は、ボディ端子に結合された第一端子と、ボディ端子に結合された第二端子と、フローティングゲートトランジスタ１１２のフローティングゲートに結合された制御端子と、対応する制御線に結合されたボディ端子と、を有する。例えば、メモリセル１００１，１の制御エレメント１２０のボディ端子は、制御線ＣＬ１に結合されていることができ、メモリセル１００Ｍ，１の制御エレメント１２０のボディ端子は、制御線ＣＬＭに結合されていることができる。
消去エレメント１３０は、第一端子と、第二端子と、制御端子と、ボディ端子と、を有する。消去エレメント１３０の第一端子１３４は、対応する消去線に結合されている。例えば、メモリセル１００１，１の消去エレメント１３０の第一端子は、消去線ＥＬ１に結合されており、メモリセル１００Ｍ，１の消去エレメント１３０の第一端子は、消去線ＥＬＭに結合されている。消去エレメント１３０の第二端子１３６は、消去エレメント１３０の第一端子に結合されているか、フローティングしており、消去エレメント１３０の制御端子１３８は、フローティングゲートトランジスタ１１２のフローティングゲートに結合されており、消去エレメント１３０のボディ端子１３２は、ウェルバイアス線ＷＢＬに結合されている。
図２は、本発明の一つの実施形態に従う、メモリアレイ１０のレイアウトを示す。メモリセル１００１，１のフローティングゲートモジュール１１０は、第一ＰウェルＰＷ１のアクティブ領域ＡＡＦ１に配置されることができ、メモリセル１００１，１の消去エレメント１３０は、第一ＮウェルＮＷ１のアクティブ領域ＡＡＥ１に配置されることができ、メモリセル１００１，１の制御エレメント１２０は、第二ＰウェルＰＷ２のアクティブ領域ＡＡＣ１に配置されることができる。第一ＰウェルＰＷ１、第一ＮウェルＮＷ１及び第二ＰウェルＰＷ２は、同一のディープドープ領域ＤＲに配置されている。いくつかの実施形態において、ディープドープ領域ＤＲは、ディープＮウェル又はＮ型埋め込み層であることができる。
図３は、図２のレイアウトに従う、消去エレメント１３０の断面図を示す。図３において、消去エレメント１３０は、Ｐ型金属酸化物半導体トランジスタに類似した構造を有する。つまり、消去エレメント１３０のボディ端子１３２は、ＮウェルＮＷにあり、第一端子１３４及び第二端子１３６は、ＮウェルＮＷ内に配置された二つのＰ型ドープ領域Ｐ＋である。図３において、ウェルバイアス線ＷＢＬはボディ端子１３２に直接的に結合されている。しかし、いくつかの実施形態においては、ウェルバイアス線ＷＢＬは、接点（contact）又はＮウェル内のＮ型ドープ領域を通じてＮウェルＮＷに結合されていてもよい。フローティングゲートトランジスタ１１２のフローティングゲートは、ゲート構造を形成する消去エレメント１３０の制御端子１３８に結合されている。消去線ＥＬが消去エレメント１３０の第一端子１３４に結合されているため、メモリセル１００１，１〜１００１，Ｎ…１００Ｍ，１〜１００Ｍ，Ｎは、同一のウェルバイアス線ＷＢＬに結合された、消去エレメント１３０のボディ端子１３２でも正しく機能することができる。つまり、メモリセル１００１，１〜１００１，Ｎ…１００Ｍ，１〜１００Ｍ，Ｎは、同一のウェルバイアス線ＷＢＬに結合された同一のディープドープ領域ＤＲに配置されることができる。
例えば、図２において、メモリセル１００１，Ｎのフローティングゲートモジュール１１０は、第三ＰウェルＰＷ３のアクティブ領域ＡＡＦ２に配置されることができ、メモリセル１００１，Ｎの消去エレメント１３０は、第二ＮウェルＮＷ２のアクティブ領域ＡＡＥ２に配置されることができ、メモリセル１００１，Ｎの制御エレメント１２０は、第二ＰウェルＰＷ２のアクティブ領域ＡＡＣ１に配置されることができる。しかし、第三ＰウェルＰＷ３及び第二ＮウェルＮＷ２は、依然として、同一のディープドープ領域ＤＲに配置されている。
メモリセル１００Ｍ，１〜１００Ｍ，Ｎのフローティングゲートモジュール、制御エレメント及び消去エレメントは、図２に示されるように、異なるウェル内に配置されることができるが、メモリセル１００Ｍ，１〜１００Ｍ，Ｎの異なるウェルは、依然として、同一のディープドープ領域ＤＲ内に配置されている。つまり、Ｍ個のメモリページＭＰ１〜ＭＰＭのメモリセル１００１，１〜１００１，Ｎ…１００Ｍ，１〜１００Ｍ，Ｎは、全て、同一のディープドープ領域ＤＲ内に配置されることができる。メモリアレイ１０内にある異なるメモリページＭＰ１〜ＭＰＭは一つのディープドープ領域ＤＲ内に配置されるため、複数のディープドープ領域間のスペーシングルールがもはやメモリアレイ１０の回路領域を制限するのに使用されず、メモリアレイ１０の回路領域を大幅に小さくすることができる。
図２において、メモリページＭＰ１内のメモリセル１００１，１〜１００１，Ｎ等、同一のメモリページ内の複数のメモリセルの複数の制御エレメント１２０は、同一の第二ＰウェルＰＷ２内に配置されることができる。メモリセル１００１，１〜１００１，Ｎのフローティングゲートモジュール１１０は、第二ＰウェルＰＷ２の両側に配置された二つの異なるＰウェルＰＷ１及びＰＷ３内に配置されることができる。メモリセル１００１，１〜１００１，Ｎの消去エレメント１３０は、第二ＰウェルＰＷ２の両側に配置された二つの異なるＮウェルＮＷ１とＮＷ２内に配置されることができる。このため、メモリアレイ１０のレイアウトは、単一方向に延びるものではなく、メモリアレイ１０のレイアウトはより柔軟なものとすることができる。しかし、いくつかの実施形態においては、同一のメモリページ内の複数のメモリセルの複数のフローティングゲートモジュール１１０は、一つのＰウェル内に配置されることもでき、同一のメモリページ内の複数のメモリセルの複数の消去エレメント１３０は、システム要件に従って、一つのＮウェル内に配置されることができる。
図４は、メモリアレイ１０のメモリセル１００１，１のプログラム動作時の信号の電圧を示す。図４において、第一電圧ＶＰＰは、第二電圧ＶＥＥに実質的に等しい。第一電圧ＶＰＰは、第三電圧ＶＥＥ´よりも大きく、第三電圧ＶＥＥ´は第四電圧ＶＩＮＨ１よりも大きく、第四電圧ＶＩＮＨ１は、第五電圧ＶＳＳよりも大きい。また、第一電圧ＶＰＰは、第六電圧ＶＰＰ´よりも大きく、第六電圧ＶＰＰ´は第五電圧ＶＳＳよりも大きい。
いくつかの実施形態においては、第三電圧ＶＥＥ´と第五電圧ＶＳＳとの差は、第一電圧ＶＰＰと第五電圧ＶＳＳとの差の半分よりも大きい。第四電圧ＶＩＮＨ１と第五電圧ＶＳＳとの差は、第一電圧ＶＰＰと第五電圧ＶＳＳとの差の半分よりも小さく、第六電圧ＶＰＰ´と第五電圧ＶＳＳとの差は、第一電圧ＶＰＰと第五電圧ＶＳＳとの差の半分よりも小さい。例えば、第一電圧ＶＰＰが１８Ｖである場合、第二電圧ＶＥＥは、１７Ｖから１８Ｖまでの範囲内にあり、第五電圧ＶＳＳは０Ｖであり、そして、第三電圧ＶＥＥ´は１３Ｖであることができ、第四電圧ＶＩＮＨ１は、６Ｖであることができ、第六電圧ＶＰＰ´も６Ｖであることができる。
図４によれば、メモリセル１００１，１のプログラム動作時、制御線ＣＬ１は、第一電圧ＶＰＰにあり、消去線ＥＬ１は、第三電圧ＶＥＥ´にあり、ワード線ＷＬ１は第四電圧ＶＩＮＨ１にあり、ソース線ＳＬ１は、第五電圧ＶＳＳにあり、ビット線ＢＬ１は、第五電圧にあるＶＳＳにある。
この場合においては、メモリセル１００１，１の制御エレメント１２０は、制御線ＣＬ１によって高電圧に結合されている。ソーストランジスタ１１４及びビットトランジスタ１１６はオンにされるため、メモリセル１００１，１のフローティングゲートトランジスタ１１２の第一端子及び第二端子は、低電圧に下げられる。このため、フローティングゲートトランジスタ１１２に印加された高電圧差は、フローティングゲートへのＦＮ（ファウラー−ノルトハイム）電子トンネリング注入を誘導する（induce）ことになり、メモリセル１００１，１は、プログラムされることができる。また、メモリアレイ１０内のＰウェルとＮウェルとの間に生成される電流漏出を防ぐため、ウェルバイアス線ＷＢＬの電圧は、全ての信号のうちもっとも高い電圧のものよりも小さくあるべきではない。この場合においては、ウェルバイアス線ＷＢＬは第一電圧ＶＰＰにあるだろう。
また、メモリセル１００１，１と同一のメモリページＭＰ１内のメモリセル１００１，Ｎが、メモリセル１００１，１のプログラム動作時にプログラムされてしまうのを防ぐため、メモリセル１００１，Ｎは、メモリセル１００１，１のプログラム動作時にプログラム禁止動作を行うことができる。メモリセル１００１，Ｎのプログラム禁止動作時、制御線ＣＬ１は第一電圧ＶＰＰにあり、消去線ＥＬ１は第三電圧ＶＥＥ´にあり、ワード線ＷＬ１は第四電圧ＶＩＮＨ１にあり、ソース線ＳＬＮは第四電圧ＶＩＮＨ１にあり、ビット線ＢＬＮは第四電圧ＶＩＮＨ１にある。
この場合において、メモリセル１００１，Ｎは、メモリセル１００１，１と同一の制御線ＣＬ１、消去線ＥＬ１及びワード線ＷＬ１に結合されているものの、メモリセル１００１，Ｎは、メモリセル１００１，Ｎのソーストランジスタ１１４及びビットトランジスタ１１６により引き起こされるチャネルブーストの影響によりプログラムされないことになる。つまり、フローティングゲートトランジスタ１１２の第一端子及び第二端子の電圧は、第四電圧ＶＩＮＨ１よりも高い電圧にブーストされ、メモリセル１００１，Ｎのフローティングゲートは、十分な電子を捕まえることができず、メモリセル１００１，Ｎはプログラムされないことになる。また、制御線ＣＬ１は第一電圧ＶＰＰにあるため、ウェルバイアス線ＷＢＬは、メモリセル１００１，Ｎのプログラム禁止動作時に、依然として、第一電圧ＶＰＰにある。
さらに、メモリセル１００１，１のプログラム動作時、メモリページＭＰＭ等の非選択メモリページ内にあるメモリセルは、プログラムされるべきではない。このため、図４において、非選択メモリページＭＰＭ内にある非選択メモリセル１００Ｍ，１に結合された制御線ＣＬＭは、第六電圧ＶＰＰ´にあり、非選択のメモリセル１００Ｍ，１に結合された消去線ＥＬＭは、第三電圧ＶＥＥ´にあり、非選択メモリセル１００Ｍ，１に結合されたワード線ＷＬＭは、第四電圧ＶＩＮＨ１にある。
メモリセル１００Ｍ，１の消去エレメント１３０のボディ端子は、第一電圧ＶＰＰにあるウェルバイアス線ＷＢＬに結合されるため、消去線ＥＬＭの電圧は低くなりすぎることができない。そうでないと、消去エレメント１３０はブレークダウン（breakdown）する可能性がある。一方で、消去線ＥＬＭの電圧は、高くなりすぎることができない。そうでないと、メモリセル１００Ｍ，１のフローティングゲートが、予期せずプログラムされる可能性がある。このため、消去線ＥＬＭは、メモリセル１００１，１のプログラム動作時に第三電圧ＶＥＥ´であることができ、第三電圧ＶＥＥ´と第五電圧ＶＳＳとの差は、第一電圧ＶＰＰと第五電圧ＶＳＳとの差の半分よりも僅かに大きくあることができる。この場合、消去エレメント１３０は、ブレークダウンせずに、予期せずプログラムされないことになる。
また、制御線ＣＬＭの電圧は、低くなりすぎるべきではない。そうでないと、メモリセル１００Ｍ，１は不安定になる可能性がある。このため、制御線ＣＬＭはメモリセル１００１，１のプログラム動作時は、第六電圧ＶＰＰ´にある。第六電圧ＶＰＰ´と第五電圧ＶＳＳとの差は第一電圧ＶＰＰと第五電圧ＶＳＳとの差の半分よりも僅かに小さくあることができる。この場合、消去エレメント１３０は安定したままでいることができる。
追加的に、同一の列にはあるが、異なるメモリページ内にあるメモリセルは、同一のソース線及び同一のビット線に結合されているため、ワード線は、ゲート誘導ドレインリーク（ＧＩＤＬ）電流を低減するため第四電圧ＶＩＮＨ１であることができる。例えば、メモリセル１００１，１のプログラム動作及びメモリセル１００１，Ｎのプログラム禁止動作時、メモリセル１００Ｍ，Ｎに結合されたソース線ＳＬＮ及びビット線ＢＬＮは、第四電圧ＶＩＮＨ１にある。ワード線ＷＬＭが第五電圧ＶＳＳにある場合、大きな電圧差がメモリセル１００Ｍ，Ｎのソーストランジスタ１１４及びビットトランジスタ１１６でＧＩＤＬ電流を引き起こす可能性がある。しかし、ワード線ＷＬＭが第四電圧にあると、他のメモリセルの動作に影響を与えずに、効率よくＧＩＤＬ電流を回避することができる。
図５は、メモリアレイ１０内のメモリセル１００１，１の消去動作時の信号の電圧を示す。メモリセル１００１，１の消去動作時、消去線ＥＬ１は第二電圧ＶＥＥにあり、ワード線ＷＬ１は第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにあり、ソース線ＳＬ１は第四電圧ＶＩＮＨ１にあり、ビット線ＢＬ１は、第四電圧ＶＩＮＨ１にあり、制御線ＣＬ１は、第五電圧ＶＳＳにある。
この場合において、消去線ＥＬ１の高電圧は、ＦＮ電子トンネリング放出を引き起こすことができるため、メモリセル１００１，１は消去されることができる。追加的に、メモリセル１００１，１の消去動作時の全ての信号のうち、消去線ＥＬ１は最も大きい電圧、つまり、第二電圧ＶＥＥを有することができるため、ウェルバイアス線ＷＢＬは第二電圧ＶＥＥとなるものである。
本発明のいくつかの実施形態においては、メモリアレイ１０はページ単位で消去されることができる。つまり、メモリページＭＰ１内にあるメモリセル１００１，１〜１００１，Ｎ等の同一のメモリページにあるメモリセルは同時に消去されることになる。この場合において、メモリセル１００１，１〜１００１，Ｎに結合されたソース線ＳＬ１〜ＳＬＮ及びビット線ＢＬ１〜ＢＬＮは全て同一のかなり低めの電圧にあることができる。例えば、ソース線ＳＬ１〜ＳＬＮ及びビット線ＢＬ１〜ＢＬＮは、全て第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにあることができる。この場合において、第四電圧ＶＩＮＨ１と第五電圧ＶＳＳとの差は、第二電圧ＶＥＥと第五電圧ＶＳＳとの差の半分より小さくあることができる。
追加的に、メモリセル１００１，１の消去動作時、メモリページＭＰＭ等の非選択メモリページ内のメモリセルは消去されるべきではない。例えば、非選択メモリページＭＰＭ内にあるメモリセル１００Ｍ，１が消去されるのを防ぐため、消去線ＥＬＭの電圧は高くなりすぎるべきではない。しかし、ウェルバイアス線ＷＢＬは第二電圧ＶＥＥにあるため、消去線ＥＬＭの電圧は低くなりすぎることができない。そうでないと、メモリセル１００１，１の消去エレメント１３０がブレークダウンする可能性がある。このため、図５によれば、消去線ＥＬＭは第三電圧ＶＥＥ´にあることができる。第三電圧ＶＥＥ´と第五電圧ＶＳＳとの差は、第二電圧ＶＥＥと第五電圧ＶＳＳとの差の半分よりも僅かに大きくあることができる。
この場合においては、消去線ＥＬＭの電圧は、メモリセル１００Ｍ，１を消去する程には高くなく、消去エレメント１３０をブレークダウンさせる程には低くない。制御線ＣＬＭは第六電圧ＶＰＰ´にあるため、メモリセル１００Ｍ，１は、消去線ＥＬＭによって予期せずプログラムされる、又は消去されないものである。図５において、第六電圧ＶＰＰ´と第五電圧ＶＳＳとの差は、第二電圧ＶＥＥと第五電圧ＶＳＳとの差の半分よりも小さい。同様に、ワード線ＷＬＭ、ソース線ＳＬ１及びビット線ＢＬ１は、適切な電圧にあることができ、これにより、ＧＩＤＬ電流が防がれることができつつ、メモリセル１００Ｍ，１は、消去線ＥＬＭによって予期せずプログラムされる、又は消去されないものである。いくつかの実施形態においては、ワード線ＷＬＭ、ソース線ＳＬ１及びビット線ＢＬ１は第四電圧ＶＩＮＨ１にあることができる。
本発明のいくつかの実施形態においては、メモリアレイは、セクタ単位で消去されることができる。つまり、メモリアレイ内のメモリセルが全て同時に消去されることができる。図６は、本発明の一つの実施形態に従う、メモリアレイ２０を示す。メモリアレイ１０及びメモリアレイ２０は類似の構造を有する。これら二つの違いは、メモリセル２００１，１〜２００１，Ｎ…２００Ｍ，１〜２００Ｍ，Ｎは、全て同一の消去線ＥＬ０に結合されているため、メモリアレイ２０内のメモリセル２００１，１〜２００１，Ｎ…２００Ｍ，１〜２００Ｍ，Ｎは、全て同時に消去されるものであるということにある。
図７は、メモリアレイ２０内のメモリセル２００１，１の消去動作時の信号の電圧を示す。
メモリセル２００１，１の消去動作時、消去線ＥＬ０は第二電圧ＶＥＥにあり、制御線ＣＬ１は第五電圧ＶＳＳにあり、ソース線ＳＬ１及びビット線ＢＬ１はいずれもの第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにあるとともに、ワード線は第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにある。
この場合において、消去線ＥＬ０の高電圧はＦＮ電子トンネリング放出を引き起こすため、メモリセル２００１，１は消去されることができる。メモリアレイ２０内のメモリセル２００１，１〜２００１，Ｎ…２００Ｍ，１〜２００Ｍ，Ｎは同時に消去されるため、全てのメモリセル２００１，１〜２００１，Ｎ…２００Ｍ，１〜２００Ｍ，Ｎによって受けた信号の電圧は同一であることができる。
追加的に、消去線は、プログラム動作及びプログラム禁止動作時に第三電圧ＶＥＥ´にあるため、メモリアレイ２０は、図４に示すような、プログラム動作及びプログラム禁止動作時のメモリアレイ１０と同様の原理により動作されることができる。
その結果、メモリアレイ２０のメモリセル２００１，１〜２００１，Ｎ…２００Ｍ，１〜２００Ｍ，Ｎは、全て同一のディープドープ領域内に配置されることができる。メモリアレイ２０内にある異なるメモリページＭＰ１〜ＭＰＭは、一つのディープドープ領域内に配置されるため、複数のディープドープ領域間のスペーシングルールは、もはやメモリアレイ２０の回路領域を制限するのに使用されず、メモリアレイ２０の回路領域は、大幅に低減することができる。追加的に、メモリアレイ２０の全てのメモリセル２００１，１〜２００１，Ｎ…２００Ｍ，１〜２００Ｍ，Ｎは、同一の消去線に結合されるため、消去線を提供する駆動回路は、簡潔化されることができ、これにより、さらに、メモリアレイ２０に要求されるチップ領域を低減することができる。
図８は、本発明の一つの実施形態に従う、メモリアレイ３０を示す。メモリアレイ３０は、メモリアレイ１０と類似する構造を有する。これら二つの違いは、メモリセル３００１，１〜３００１，Ｎ…３００Ｍ，１〜３００Ｍ，Ｎの各々が、フローティングゲートモジュール３１０と、制御エレメント１２０と、消去エレメント１３０と、を有することにある。
フローティングゲートモジュール３１０は、フローティングゲートトランジスタ３１２と、ソーストランジスタ３１４と、を含む。フローティングゲートトランジスタ３１２は、第一端子と、第二端子と、フローティングゲートと、を有する。フローティングゲートトランジスタ３１２の第二端子は、対応するビット線に結合されている。例えば、メモリセル３００１，１のフローティングゲートトランジスタ３１２の第二端子は、ビット線ＢＬ１に結合されており、メモリセル３００１，Ｎのフローティングゲートトランジスタ３１２の第二端子は、ビット線ＢＬＮに結合されている。フローティングゲートトランジスタ３１２のフローティングゲートは、制御エレメント１２０及び消去エレメント１３０に結合されている。
ソーストランジスタ３１４は、第一端子と、第二端子と、制御端子と、を有する。ソーストランジスタ３１４の第一端子は、対応するソース線に結合されている。例えば、メモリセル３００１，１のソーストランジスタ３１４の第一端子は、ソース線ＳＬ１に結合されることができ、メモリセル３００１，Ｎのソーストランジスタ３１４の第一端子は、ソース線ＳＬＮに結合されることができる。ソーストランジスタ３１４の第二端子は、フローティングゲートトランジスタ３１２の第一端子に結合されており、ソーストランジスタ３１４の制御端子は、対応するワード線に結合されている。例えば、メモリセル３００１，１のソーストランジスタ３１４の制御端子は、ワード線ＷＬ１に結合されることができ、メモリセル３００Ｍ，１のソーストランジスタ３１４はワード線ＷＬＭに結合されることができる。
図９は、メモリアレイ３０内のメモリセル３００１，１のプログラム動作時の信号の電圧を示す。
図９において、メモリセル３００１，１のプログラム動作時、制御線ＣＬ１は、第一電圧ＶＰＰにあり、消去線ＥＬ１は、第三電圧ＶＥＥ´にあり、ワード線ＷＬ１は、第四電圧ＶＩＮＨ１にあり、ソース線ＳＬ１は第五電圧ＶＳＳにあり、ビット線ＢＬ１は第五電圧ＶＳＳにある。
この場合においては、メモリセル３００１，１の制御エレメント１２０は制御線ＣＬ１による高電圧に結合されている。ソーストランジスタ３１４は、オンにされるため、メモリセル３００１，１のフローティングゲートトランジスタ３１２は低電圧に下げられる。このため、フローティングゲートトランジスタ３１２に印加された高電圧差は、フローティングゲートへのＦＮ（ファウラー−ノルトハイム）電子トンネリング注入を誘導することになり、メモリセル３００１，１は、プログラムされることができる。また、メモリアレイ１０内のＰウェルとＮウェルとの間に生成される電流漏出を防ぐため、ウェルバイアス線ＷＢＬの電圧は、全ての信号のうちもっとも高い電圧のものよりも小さくあるべきではない。この場合においては、ウェルバイアス線ＷＢＬは第一電圧ＶＰＰにあるだろう。
また、いくつかの実施形態においては、メモリセル３００１，１と同一のメモリページＭＰ１内のメモリセル３００１，Ｎが、メモリセル３００１，１のプログラム動作時にプログラムされてしまうのを防ぐため、メモリセル３００１，Ｎは、メモリセル３００１，１のプログラム動作時にプログラム禁止動作を行うことができる。メモリセル３００１，Ｎのプログラム禁止動作時、制御線ＣＬ１は第一電圧ＶＰＰにあり、消去線ＥＬ１は第三電圧ＶＥＥ´にあり、ワード線ＷＬ１は第四電圧ＶＩＮＨ１にあり、ソース線ＳＬＮは第七電圧ＶＩＮＨ２にあり、ビット線ＢＬＮは第七電圧ＶＩＮＨ２にある。
フローティングゲートトランジスタ３１２の第二端子は、対応するビット線に結合されているので、ビット線ＢＬＮはかなり高めの電圧にあり、メモリセル３００１、Ｎがプログラムされるのを防ぐ。この場合においては、ビット線ＢＬＮは第七電圧にＶＩＮＨ２にあることができる。第七電圧ＶＩＮＨ２と第五電圧との差は、フローティングゲートトランジスタ３１２のソース／ドレイン接合（junction）ブレークダウン電圧よりも小さくなくてはならない。例えば、フローティングゲートトランジスタ３１２のソース／ドレイン接合ブレークダウン電圧が９Ｖである場合、第七電圧ＶＩＮＨ２は８Ｖであることができる。
この場合において、メモリセル３００１，Ｎは、メモリセル３００１，１と同一の制御線ＣＬ１、消去線ＥＬ１及びワード線ＷＬ１に結合されているが、メモリセル３００１，Ｎは、メモリセル３００１，Ｎのフローティングゲートトランジスタ３１２の第一端子及び第二端子でのかなり高めの電圧によりプログラムされないものである。また、制御線ＣＬ１は第一電圧ＶＰＰにあるため、ウェルバイアス線ＷＢＬは、メモリセル３００１，Ｎのプログラム禁止動作時に、依然として、第一電圧ＶＰＰのままである。
さらに、メモリセル３００１，１のプログラム動作時、メモリページＭＰＭ等の非選択メモリページ内にあるメモリセルは、プログラムされるべきではない。このため、図９において、非選択メモリページＭＰＭ内にある非選択メモリセル３００Ｍ，１に結合された制御線ＣＬＭは、第六電圧ＶＰＰ´にあり、非選択のメモリセル３００Ｍ，１に結合された消去線ＥＬＭは、第三電圧ＶＥＥ´にあり、非選択メモリセル３００Ｍ，１に結合されたワード線ＷＬＭは、第四電圧ＶＩＮＨ１にある。図９において、第六電圧ＶＰＰ´と第五電圧ＶＳＳとの差は、第一電圧ＶＰＰと第五電圧ＶＳＳとの差の半分よりも小さい。
消去線ＥＬＭがメモリセル３００１，１のプログラム動作時に第三電圧ＶＥＥ´であるため、消去エレメント１３０はブレークダウンすることなく、メモリセル３００Ｍ，１は予期せずプログラムされないことになる。また、制御線ＣＬＭは、第六電圧ＶＰＰ´にあり、メモリセル３００Ｍ，１がプログラムされないことを保証する。
追加的に、同一の列にはあるが、異なるメモリページ内にあるメモリセルは、同一のソース線及び同一のビット線に結合されているため、ワード線は、ゲート誘導ドレインリーク（ＧＩＤＬ）電流を低減するため第四電圧ＶＩＮＨ１であることができる。例えば、メモリセル３００１，１のプログラム動作及びメモリセル３００１，Ｎのプログラム禁止動作時、メモリセル３００Ｍ，Ｎに結合されたソース線ＳＬＮ及びビット線ＢＬＮは、第七電圧ＶＩＮＨ２にある。ワード線ＷＬＭが第五電圧ＶＳＳにある場合、大きな逆電圧差がメモリセル３００Ｍ，Ｎのソーストランジスタ３１４でＧＩＤＬ電流を引き起こす可能性がある。しかし、ワード線ＷＬＭが第四電圧にあると、他のメモリセルの動作に影響を与えずに、効率よくＧＩＤＬ電流を回避することができる。
図１０は、メモリアレイ３０内のメモリセル３００１，１の消去動作時の信号の電圧を示す。
メモリセル３００１，１の消去動作時、消去線ＥＬ１は第二電圧ＶＥＥにあり、制御線ＣＬ１は第五電圧ＶＳＳにあり、ソース線及びビット線はいずれも第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにあるとともに、ワード線は第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにある。
この場合において、消去線ＥＬ１の高電圧は、ＦＮ電子トンネリング放出を引き起こすことができるため、メモリセル３００１，１は消去されることができる。追加的に、メモリセル３００１，１の消去動作時の全ての信号のうち、消去線ＥＬ１は最も大きい電圧、つまり、第二電圧ＶＥＥを有することができるため、ウェルバイアス線ＷＢＬは第二電圧ＶＥＥとなるものである。
追加的に、メモリセル３００１，１の消去動作時、メモリページＭＰＭ等の非選択メモリページ内のメモリセルは消去されるべきではない。例えば、非選択メモリページＭＰＭ内にあるメモリセル３００Ｍ，１が消去されるのを防ぐため、消去線ＥＬＭの電圧は高くなりすぎるべきではない。しかし、ウェルバイアス線ＷＢＬは第二電圧ＶＥＥにあるため、消去線ＥＬＭの電圧は低くなりすぎることができない。そうでないと、メモリセル３００Ｍ，１の消去エレメント１３０がブレークダウンする可能性がある。このため、図１０においては、消去線ＥＬＭは第三電圧ＶＥＥ´にあることができる。
この場合においては、消去線ＥＬＭの電圧は、メモリセル３００Ｍ，１を消去する程には高くなく、消去エレメント１３０をブレークダウンさせる程には低くない。消去線ＥＬＭの電圧に従い、制御線ＣＬＭは、第六電圧ＶＰＰ´にあることができる。図１０において、第六電圧ＶＰＰ´と第五電圧ＶＳＳとの差は、第二電圧ＶＥＥと第五電圧ＶＳＳとの差の半分よりも小さい。また、ワード線ＷＬＭ、ソース線ＳＬ１及びビット線ＢＬ１は、適切な電圧にあることができ、これにより、ＧＩＤＬ電流が防がれることができつつ、メモリセル３００Ｍ，１は、消去線ＥＬＭによって予期せずプログラムされる、又は消去されないものである。いくつかの実施形態においては、ワード線ＷＬＭ、ソース線ＳＬ１及びビット線ＢＬ１は第四電圧ＶＩＮＨ１にあることができる。メモリセル３００１，１に結合された消去線ＥＬ１はさらに高い電圧、第二電圧ＶＥＥにあり、メモリセル３００１，１に結合された制御線ＣＬ１は低電圧、第五電圧ＶＳＳにあるため、メモリセル３００１，１は、第四電圧ＶＩＮＨ１にあるソース線ＳＬ１及びビット線ＢＬ１とでもあっても、依然として、普通に消去されることができる。
本発明のいくつかの実施形態においては、メモリアレイ３０はページ単位で消去されることができる。つまり、メモリページＭＰ１内にあるメモリセル３００１，１〜３００１，Ｎ等の同一のメモリページにあるメモリセルは同時に消去されることになる。この場合において、メモリセル３００１，１〜３００１，Ｎに結合されたソース線ＳＬ１〜ＳＬＮ及びビット線ＢＬ１〜ＢＬＮは、消去動作時に、全て第四電圧ＶＩＮＨ１であることができる。
本発明のいくつかの実施形態においては、メモリアレイは、セクタ単位で消去されることができる。つまり、メモリアレイ内のメモリセルが全て同時に消去されることができる。図１１は、本発明の一つの実施形態に従う、メモリアレイ４０を示す。メモリアレイ４０及びメモリアレイ３０は類似の構造を有する。これら二つの違いは、メモリセル４００１，１〜４００１，Ｎ…４００Ｍ，１〜４００Ｍ，Ｎは、全て同一の消去線ＥＬ０に結合されているため、メモリアレイ４０内のメモリセル４００１，１〜４００１，Ｎ…４００Ｍ，１〜４００Ｍ，Ｎは、全て同時に消去されるものであるということにある。
図１２は、メモリアレイ４０内のメモリセル４００１，１の消去動作時の信号の電圧を示す。
メモリセル４００１，１の消去動作時、消去線ＥＬ０は第二電圧ＶＥＥにあり、制御線ＣＬ１は第五電圧ＶＳＳにあり、ソース線ＳＬ１及びビット線ＢＬ１はいずれもの第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにあるとともに、ワード線は第四電圧ＶＩＮＨ１又は第五電圧ＶＳＳにある。この場合において、消去線ＥＬ０の高電圧はＦＮ電子トンネリング放出を引き起こすため、メモリセル４００１，１は消去されることができる。
メモリアレイ４０内のメモリセル４００１，１〜４００１，Ｎ…４００Ｍ，１〜４００Ｍ，Ｎは同時に消去されるため、全てのメモリセル４００１，１〜４００１，Ｎ…４００Ｍ，１〜４００Ｍ，Ｎによって受けた信号の電圧は同一であることができる。
追加的に、消去線ＥＬ０はプログラム動作及びプログラム禁止動作時に第三電圧ＶＥＥ´にあるため、メモリアレイ４０は、図９に示すような、プログラム動作及びプログラム禁止動作時のメモリアレイ１３と同様の原理により動作されることができる。
その結果、メモリアレイ２０のメモリセル４００１，１〜４００１，Ｎ…４００Ｍ，１〜４００Ｍ，Ｎは、全て同一のディープドープ領域内に配置されることができる。メモリアレイ４０内にある異なるメモリページＭＰ１〜ＭＰＭは、一つのディープドープ領域内に配置されるため、複数のディープドープ領域間のスペーシングルールは、もはやメモリアレイ４０の回路領域を制限するのに使用されず、メモリアレイ４０の回路領域は、大幅に低減することができる。
まとめると、本発明の実施形態により提供されたメモリアレイは、メモリアレイ内にある異なるメモリページのメモリセルが、全て同一のディープドープ領域内に配置されることができる。メモリアレイ内の異なるメモリページが一つのディープドープ領域に配置されるため、ディープドープ領域間のスペーシングルールは、もはやメモリアレイの回路領域を制限するのに使用されず、メモリアレイの回路領域は、大幅に低減することができる。
当業者であれば、本装置及び方法の多様な修正物及び代替物が、発明の教示を保持しつつなされることができることに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。

Claims (14)

  1. 複数のメモリページを含むメモリアレイであって、
    各メモリページは、複数のメモリセルを含み、
    各メモリセルは、
    フローティングゲートモジュールであって、フローティングゲートトランジスタを含み、ソース線、ビット線及びワード線に従って、該フローティングゲートトランジスタを制御するように構成され、該フローティングゲートトランジスタが、第一端子と、第二端子と、フローティングゲートとを有する、フローティングゲートモジュールと、
    制御エレメントであって、制御線に結合されたボディ端子と、該ボディ端子に結合された第一端子と、該ボディ端子に結合された第二端子と、フローティングゲートに結合された制御端子と、を有する制御エレメントと、
    消去エレメントであって、該メモリセルのプログラム動作時及びプログラム禁止動作時に第一電圧を受け、該メモリセルの消去動作時に第二電圧を受けるように構成されたボディ端子と、消去線に結合された第一端子と、該消去エレメントの第一端子に結合された、又はフローティングしている第二端子と、前記フローティングゲートに結合された制御端子と、を有する消去エレメントと、
    を含み、
    前記フローティングゲートモジュールは、第一ウェル内に配置され、
    前記消去エレメントは、第二ウェル内に配置され、
    前記制御エレメントは、第三ウェル内に配置され、
    前記第一ウェル、前記第二ウェル及び前記第三ウェルはディープドープ領域内に配置され、
    前記複数のメモリページの複数のメモリセルは、全て前記ディープドープ領域内に配置され、
    前記制御線は、前記プログラム動作時に前記第一電圧にあり、
    前記消去線は、前記消去動作時に前記第二電圧にあり、
    同一のメモリページ内にある複数のメモリセルは、同一の制御線、同一の消去線及び同一のワード線に結合されており、
    前記同一のメモリページ内にある複数のメモリセルは、異なるソース線及び異なるビット線に結合されている、メモリアレイ。
  2. 前記メモリセルのプログラム動作時、
    前記制御線は、前記第一電圧にあり、
    前記消去線は、第三電圧にあり、
    前記ワード線は、第四電圧にあり、
    前記ソース線は、第五電圧にあり、
    前記ビット線は、前記第五電圧にあり、
    前記第一電圧は、前記第三電圧より大きく、前記第三電圧は、前記第四電圧より大きく、前記第四電圧は、前記第五電圧より大きく、
    前記第三電圧と前記第五電圧との差は、前記第一電圧と前記第五電圧との差の半分よりも大きく、
    前記第四電圧と前記第五電圧との差は、前記第一電圧と前記第五電圧との差の半分よりも小さい、請求項１に記載のメモリアレイ。
  3. 前記メモリセルのプログラム動作時、
    非選択メモリページ内の非選択メモリセルに結合された制御線は、第六電圧にあり、
    前記非選択メモリセルに結合された消去線は、前記第三電圧にあり、
    前記非選択メモリセルに結合されたワード線は、前記第四電圧にあり、
    前記第三電圧は、前記第六電圧よりも大きく、前記第六電圧は、前記第五電圧よりも大きく、
    前記第六電圧と前記第五電圧との差は、前記第一電圧と前記第五電圧との差の半分よりも小さい、請求項２に記載のメモリアレイ。
  4. 前記メモリセルのプログラム禁止動作時、
    前記制御線は、前記第一電圧にあり、
    前記消去線は、前記第三電圧にあり、
    前記ワード線は、前記第四電圧にあり、
    前記ソース線は、前記第四電圧又は第七電圧にあり、
    前記ビット線は、前記第四電圧又は前記第七電圧にあり、
    前記第一電圧は、前記第七電圧よりも大きく、前記第七電圧は前記第四電圧よりも大きい、又はこれと等しく、
    前記第七電圧と前記第五電圧との差は、前記フローティングゲートトランジスタのソース／ドレイン接合ブレークダウン電圧よりも小さい、請求項２に記載のメモリアレイ。
  5. 前記フローティングゲートモジュールは、さらに、
    前記ソース線に結合された第一端子と、前記フローティングゲートトランジスタの第一端子に結合された第二端子と、前記ワード線に結合された制御端子と、を有するソーストランジスタと、
    前記フローティングゲートトランジスタの第二端子に結合された第一端子と、前記ビット線に結合された第二端子と、前記ワード線に結合された制御端子と、を有するビットトランジスタと、を含む、請求項１に記載のメモリアレイ。
  6. 異なるメモリページ内にある複数のメモリセルは、異なる制御線、異なるワード線及び前記消去線に結合されており、
    前記メモリセルの消去動作時、
    前記消去線は、前記第二電圧にあり、
    前記制御線は、第五電圧にあり、
    前記ソース線及び前記ビット線は、いずれも第四電圧又は前記第五電圧にあるとともに、前記ワード線は、前記第四電圧又は前記第五電圧にあり、
    前記第二電圧は、前記第四電圧よりも大きく、前記第四電圧は、前記第五電圧よりも大きく、
    前記第四電圧と前記第五電圧との差は、前記第二電圧と前記第五電圧との差の半分よりも小さい、請求項５に記載のメモリアレイ。
  7. 異なるメモリページ内にある複数のメモリセルは、異なる制御線、異なるワード線及び異なる消去線に結合されており、
    前記メモリセルの消去動作時、
    前記消去線は、前記第二電圧にあり、
    前記制御線は、第五電圧にあり、
    前記ソース線及び前記ビット線は、いずれも第四電圧又は前記第五電圧にあるとともに、前記ワード線は、前記第四電圧又は前記第五電圧にあり、
    前記第二電圧は、前記第四電圧よりも大きく、前記第四電圧は、前記第五電圧よりも大きく、
    前記第四電圧と前記第五電圧との差は、前記第二電圧と前記第五電圧との差の半分よりも小さい、請求項５に記載のメモリアレイ。
  8. 前記メモリセルの消去動作時、
    非選択メモリページ内にある非選択メモリセルに結合された消去線は、第三電圧にあり、
    前記非選択メモリセルに結合された制御線は、第六電圧にあり、
    前記第二電圧は、前記第三電圧よりも大きく、前記第三電圧は、前記第六電圧よりも大きく、前記第六電圧は、前記第五電圧よりも大きく、
    前記第三電圧と前記第五電圧との差は、前記第二電圧と前記第五電圧との差の半分よりも大きく、
    前記第六電圧と前記第五電圧との差は、前記第二電圧と前記第五電圧との差の半分よりも小さい、請求項７に記載のメモリアレイ。
  9. 前記フローティングゲートモジュールは、さらに、
    前記ソース線に結合された第一端子と、前記フローティングゲートトランジスタの第一端子に結合された第二端子と、前記ワード線に結合された制御端子と、を有するソーストランジスタを有し、
    前記フローティングゲートトランジスタの第二端子は、前記ビット線に結合されている、請求項１に記載のメモリアレイ。
  10. 異なるメモリページ内にある複数のメモリセルは、異なる制御線、異なるワード線及び前記消去線に結合されており、
    前記メモリセルの消去動作時、
    前記消去線は、前記第二電圧にあり、
    前記制御線は、第五電圧にあり、
    前記ワード線は、第四電圧又は前記第五電圧にあり、
    前記ソース線及び前記ビット線は、いずれも前記第四電圧又は前記第五電圧にあり、
    前記第二電圧は、前記第四電圧よりも大きく、前記第四電圧は、前記第五電圧よりも大きく、
    前記第四電圧と前記第五電圧との差は、前記第二電圧と前記第五電圧との差の半分よりも小さい、請求項９に記載のメモリアレイ。
  11. 異なるメモリページ内にある複数のメモリセルは、異なる制御線、異なるワード線及び異なる消去線に結合されており、
    前記メモリセルの消去動作時、
    前記消去線は、前記第二電圧にあり、
    前記制御線は、第五電圧にあり、
    前記ワード線は、第四電圧又は前記第五電圧にあり、
    前記ソース線及び前記ビット線は、いずれも第四電圧又は前記第五電圧にあり、
    前記第二電圧は、前記第四電圧よりも大きく、前記第四電圧は、前記第五電圧よりも大きく、
    前記第四電圧と前記第五電圧との差は、前記第二電圧と前記第五電圧との差の半分よりも小さい、請求項９に記載のメモリアレイ。
  12. 前記メモリセルの消去動作時、
    非選択メモリページ内にある非選択メモリセルに結合された消去線は、第三電圧にあり、
    前記非選択メモリセルに結合された制御線は、第六電圧にあり、
    前記第二電圧は、前記第三電圧よりも大きく、前記第三電圧は、前記第六電圧よりも大きく、前記第六電圧は、前記第五電圧よりも大きく、
    前記第三電圧と前記第五電圧との差は、前記第一電圧と前記第五電圧との差の半分よりも大きく、
    前記第六電圧と前記第五電圧との差は、前記第一電圧と前記第五電圧との差の半分よりも小さい、請求項１１に記載のメモリアレイ。
  13. 前記ディープドープ領域は、ディープＮウェル又はＮ型埋め込み層であり、
    前記第一ウェル及び前記第三ウェルは前記ディープドープ領域内に配置されたＰウェルであり、
    前記第二ウェルは、前記ディープドープ領域内に配置されたＮウェルである、請求項１に記載のメモリアレイ。
  14. 同一のメモリページ内にある複数のメモリセルの複数の制御エレメントは、同一の第三ウェル内に配置されている、請求項１に記載のメモリアレイ。
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