CN104361906B

CN104361906B - 基于标准cmos工艺的超低功耗非易失性存储器

Info

Publication number: CN104361906B
Application number: CN201410577066.7A
Authority: CN
Inventors: 李建成; 李文晓; 李聪; 尚靖; 王震; 曾祥华; 吴建飞; 王宏义
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2014-10-24
Filing date: 2014-10-24
Publication date: 2017-09-19
Anticipated expiration: 2034-10-24
Also published as: CN104361906A

Abstract

本发明公开了一种基于标准CMOS工艺的超低功耗非易失性存储器，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗高的问题，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元包括五个晶体管，分别为：控制管、第一读取管、第一选择管、第二选择管、第二读取管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明降低应用成本，减少技术开发周期，稳定性好，读取速度比较快，可靠性高。

Description

基于标准CMOS工艺的超低功耗非易失性存储器

技术领域

本发明属于微电子技术领域，涉及半导体集成电路的存储技术，更具体地，是基于标准CMOS工艺的超低功耗非易失性存储器。

背景技术

许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。

目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器Flash Memory。另外还有铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。

为了解决上面论述的几个问题，也有较多的方案提出了一种基于标准CMOS工艺的超低功耗非易失性存储器，避免了生产过程中附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。

发明内容

本发明的目的是提供一种基于标准CMOS工艺的超低功耗非易失性存储器结构来解决上述已有技术存在的不足，它的编程和擦除操作均利用FN隧穿效应完成，解决功耗高的问题；使用单端结构，共有五个晶体管组成，可以达到很高的集成密度，能够输出电源电压到地电压的全摆幅电压信号，输出信号的电压差明显，因此具有很高的读取速度。

为实现上述目的，本发明提供了一种基于标准CMOS工艺的超低功耗非易失性存储器，包括多个存储单元，每个存储单元包括五个晶体管，分别为：控制管M01、第一读取管M02、第一选择管M03、第二选择管M04、第二读取管M05。控制管M01的源极P01、漏极P02和第一N阱NW1相互连接在一起构成控制端口CP(Control-Port)，控制管M01被连接成电容结构，它在存储单元中作为一个大电容；第一读取管M02的源极P03与第二N阱NW2连接在一起构成读取端口RP(Read-Port)，这样连接可消除源极P03与第二N阱NW2之间的电势差，从而抑制第一读取管M02在读取过程中产生背栅效应，影响电路的可靠性；第二读取管M05的源极P12连接至第一P阱PW1中，阱PW1做在P衬底中，连接至地GND，同第一读取管M02一样，消除了源极P12与第一P阱PW1之间的电势差，有效抑制其背栅效应对电路可靠性的影响；第一选择管M03的衬底P06连接至第二N阱NW2，即第一选择管M03与第一读取管M02共用第二N阱NW2，减少阱的个数，也减少了版图中的接触孔的个数，由于第一读取管漏极P04与第一选择管源极P05相连，因此还可以使第一选择管M03与第一读取管M02源漏共用，从而大大减小单元的面积，第一选择管M03的栅极作为第一选择端口S1(Select-1)；第二选择管M04的衬底P09与第一P阱PW1连接，即第二选择管M04、第二读取管M05共同驻留在第一P阱PW1中，可减少版图中的接触孔的数量，又由于第二选择管源极P10与第二读取管漏极P11相连，也可以使第二选择管M04与第二读取管M05源漏共用，大大减小单元的面积，第二选择管M04的栅极作为第二选择端口S2(Select-2)；第一选择管漏极P07与第二选择管漏极P08相互连接构成存储单元的数据输出端口DO(Data-Out)。

上述存储单元的连接结构总体上类似一个反相器，第一选择管M03、第二选择管M04只是作为开关管存在的，此反相器的输入端由封闭的栅极FG组成，输出端连接至数据输出端口DO。

所述存储单元中的控制管M01的栅极面积远大于(大于5倍)第一读取管M02和第二读取管M05的栅极面积，控制管M01与第一读取管M02和第二读取管M05栅极面积的比例关系根据具体的情况进行调整。

所述存储单元中的控制管M01、第一读取管M02、第一选择管M03为PMOS晶体管，第二选择管M04、第二读取管M05为NMOS晶体管。

所述存储单元中的控制管M01驻留在第一N阱NW1中；第一读取管M02与第一选择管M03放置在第二N阱NW2中；第二选择管M04与第二读取管M05放置在第一P阱PW1中。

所述的第一N阱NW1、第二N阱NW之间由浅沟槽隔离区域隔离，所述第一P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定。

所述存储单元中的控制管M01、第一读取管M02、第一选择管M03、第二选择管M04和第二读取管M05的栅氧化层的厚度均相同。

所述存储单元中的控制管M01、第一读取管M02、第一选择管M03、第二选择管M04和第二读取管M05均为单层多晶硅栅结构。

所述存储单元中的控制管M01、第一读取管M02、第二读取管M05三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。

所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。

所述存储单元中的浮栅FG为N型杂质掺杂。

所述控制管M01采用将PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构。

所述控制管M01也可采用N阱电容结构或者带有源漏注入的N阱电容结构。

所述的存储单元引出的四个输入端口，控制端口CP、读取端口RP、第一选择端口S1、第二选择端口S2在进行不同的操作时施加不同的电压组合。

所述的存储单元的导电互连部件为金属材料。

采用本发明可以获得以下技术效果：

(1)本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。(2)本发明是一种单端的存储单元结构，巧妙利用反相器的结构，能够产生电源电压至地电压的输出信号，方便读取数据。(3)本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。(4)本发明中浮栅为N型掺杂，极大的提高了隧穿的效果。可以缩短擦写周期，还可以一定程度的降低编程和擦除时的高电压。(5)本发明利用电容的并联耦合的作用，在编程和擦除的过程中总是控制管M01与第一读取管M02、第二读取管M05中的其中之一并联作为控制管，另外一个作为隧穿管，从而节省面积。(6)本发明的存储单元是单端输出的结构，且仅由五个晶体管组成，占用面积小，可以达到较高的集成密度。(7)本发明提出了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情况下可以迅速的达到稳定，有利于提高擦写速度。

附图说明

图1是本发明提出的单个存储单元的结构图；

图2是本发明提出的存储单元的横截面结构图；

图3是由PMOS连接成为MOS电容结构的器件截面示意图和俯视示意图；

图4是N阱电容结构的器件截面示意图和俯视示意图；

图5是带有源漏注入的N阱电容结构的器件截面示意图和俯视示意图；

图6是第一读取管M02栅极为N型掺杂的俯视图；

图7是本发明的整体结构示意图；

图8是由本发明提出的单端存储单元构成的差分结构的示意图；

具体实施方式

下面，结合附图和具体实施方式，对本发明作进一步说明。

如图7所示，本发明由完全相同的存储单元组成，本实例的存储单元为16个，即存储器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以利用块存储阵列来增加存储容量。从图7中可以看出，每一行中，所有存储单元的控制端口CP互相连接在一起；所有的第一选择端口S1连接在一起；每一列中，所有的读取端口RP连接在一起；所有第二选择端口S2连接在一起，这样就构成了整个存储器的结构。

如图1所示，每个存储单元总共包括5个晶体管和由这5个晶体管构成的一个存储数据的浮栅FG，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，因此该存储单元与标准CMOS工艺兼容。

晶体管M03和M04是选择管，在读取状态时其开启与关闭代表了该存储单元是否被选中，从而确定存储单元的数据信号是否传递到位线BL上。在写入状态时，第一选择管M03起隔离高电压的作用，它避免在读取端口RP端偏置擦写电压V_PE(擦写电压高于电源电压)时形成读取端口RP到GND的通路导致很大的电流损失。

在读取状态时，读取端口RP会偏置到电源电压，当此存储单元被选中后，第一选择管M03、第二选择管M04开启，整个存储单元就形成了一个完整的反相器。当浮栅被编程了很多电荷时电势很低，相当于该反相器的输入为0，则构成反相器结构上拉器件的第一读取管M02导通，构成下拉器件的第二读取管M05关闭，将数据输出端口DO电势上拉至电源电压，即给位线BL充电；当浮栅FG上的电荷被擦除操作之后其自身的电势升高，相当于该反相器的输入为1，则构成反相器结构上拉器件的第一读取管M02关闭，构成下拉器件的第二读取管M05导通，使数据输出端口DO与地GND连接，即给位线BL放电。通过位线BL上的电位的变化来判断存储单元中存储的数据。

在读取状态时，读取端口RP会偏置到电源电压，当此存储单元未被选中时，第一选择管M03、第二选择管M04被关闭，则该存储单元中的存储信息就不能够传输到位线BL上。

本发明的存储单元横截面结构图如图2所示。从图2中可以看到，控制管M01驻留在第一N阱NW1中；第一读取管M02与第一选择管M03驻留在第二N阱NW2中；第二选择管M04与第二读取管M05驻留在第一P阱PW1中。在写入数据的过程中需要偏置高电压，编程时这种高电压会偏置在控制端口CP和读取端口RP上，在擦除过程中，高电压偏置在读取端口RP，即在写入数据时(不管进行编程还是擦除操作)总有高电压V_PE偏置在读取端口RP上，本发明中使用第一选择管M03来隔离该高电压，使高电压不会传递到第二读取管M05的漏极P11上，以免影响第二读取管M05管的编程效果，同时也防止高电压到地GND产生通路。在第二N阱NW2中，第一读取管M02的漏极与第一选择管M03的源极相连，此种情况下，可以将第一读取管M02的漏极和第一选择管M03的源极共用有源区，有效的节省存储单元的面积。同样在第一P阱PW1中的第二选择管M04的源极与第二读取管M05的漏极也能够共用有源区。从图2中还可以看出控制管的栅极面积要比第一读取管M02、第二读取管M05的栅极面积大许多，这样可以增大控制端对浮栅电势的电压耦合系数，大大降低编程和擦除时所需要的高压。各个晶体管具体的尺寸比例根据应用的工艺的不同设计者合理调整。

所述存储单元中的浮栅FG为N型杂质掺杂。

所述存储单元中的控制管M01可以有三种类型：

类型一：如图3所示，为标准的PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构，图中源极、漏极和N阱接触连接成端口A，栅极作为另外一个端口B，这种结构需要单独的做出阱接触并需要相应的接触孔和金属连线；类型二：如图4所示为N阱电容结构，图中N阱接触作为端口C，栅极作为另外一个端口D，这种结构可以免去类型一中的接触孔和金属连线，占用的面积更小；类型三：如图5所示的带有源漏注入的N阱电容结构，图中N阱接触与源漏注入用金属连接在一起作为端口F，栅极作为另外一个端口E，这种结构由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电容使用，可以在偏置电压的情况下迅速形成稳定状态，从而能够提高擦写速度。

浮栅FG为N型杂质掺杂，第一读取管M02的栅极掺杂的俯视图如图6所示，其中的关键参数d的尺寸根据工艺的要求确定，参数d的作用主要是为了保证源漏掺杂过程中的自对准；N_well指代N阱区域；Active指代有源区；SD_DOP指代源漏注入；Contact指代接触孔；N+_DOP指代栅极进行第一类掺杂类型的区域；Poly指代多晶硅区域。

存储单元的导电互连部件为金属材料。

表1中列出了本发明所述的存储单元在写“0”、写“1”和读取操作时各个端口偏置电压情况。其中CP为控制端口，RP为读取端口，S1为第一选择端口，S2为第二选择端口，V_DD为电路工作的电源电压，其大小由设计者在设计芯片是根据所采用的工艺库要求选择，本实施例中的电源电压V_DD＝1.5V，V_GND为电路工作的地电压0V，V_PE为擦除和编程时需要的高于V_DD的高电压，本实施例中采用的V_PE＝10V。本发明中规定：电子隧穿进入浮栅代表写入数据“1”，电子隧穿离开浮栅代表写入数据“0”。

表1存储单元操作电压

以下给出本发明的操作条件：

1、写“0”操作

写“0”操作就是将浮栅上的电荷经过隧穿效应擦除掉。此时要建立擦除浮栅电荷的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口CP偏置地电压V_GND，因为第二读取管M05的衬底一直接地，所以第二读取管M05与控制管M01实现电容的并联通过电压耦合作用将浮栅FG上的电势控制在很低的水平，在读取端口RP偏置高电压V_PE，从而在第一读取管M02的硅衬底(N阱)与浮栅FG之间建立了较高的电压降，于是在第一读取管M02的栅氧化层上会产生很强的电场，致使隧穿效应的发生，电子隧穿离开浮栅进入第一读取管M02的衬底中。同时在第一选择端口S1偏置高电压V_PE，使第一选择管M03处于截止状态，隔离高电压向下的传递。在隧穿发生电子离开浮栅的过程中，浮栅FG上的电位也在慢慢的升高，最终使浮栅与第一读取管M02的硅衬底之间的电压差减小至不足以满足发生隧穿效应的条件，整个存储单元的擦除过程结束，数据“0”成功写入存储单元中。在第二选择端口S2偏置V_GND使第一选择管M04截止，抑制在写入过程中位线上的电压对存储单元擦除过程的影响。

2、写“1”操作

写“1”操作就是使电子经过隧穿效应被编程进入浮栅并保留在浮栅中的过程。此时要建立发生编程的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口CP、读取端口RP偏置高电压V_PE，则控制管M01与第一读取管M02会形成电容的并联通过电压耦合作用将浮栅FG上的电势控制在很高的水平，又由于第二读取管M05的衬底一直接地，所以第二读取管M05的硅衬底是地电位V_GND，从而在浮栅FG与第二读取管M05的硅衬底(P阱)之间建立了较高的电压降，于是在第二读取管M05的栅氧化层上会产生很强的电场，致使隧穿效应的发生，电子隧穿进入浮栅。同时在第一选择端口S1偏置高电压V_PE，使第一选择管M03处于截止状态，隔离高电压向下的传递。在隧穿发生电子进入浮栅的过程中，浮栅FG上的电位也在慢慢的下降，最终使浮栅与第二读取管M05的硅衬底之间的电压差减小至不足以满足发生隧穿效应的条件，整个存储单元的编程过程结束，数据“1”成功写入存储单元中。在第二选择端口S2偏置V_GND使第二选择管M04截止，抑制在写入过程中位线上的电压对存储单元编程过程的影响。

3、读取操作

读取操作时不需要高电压，控制端口CP被偏置在地电压V_GND。此时第一读取管M02、第一选择管M03作为读取管，在读取端口RP偏置电源电压V_DD，根据浮栅上的电荷的不同，其自身的电位也不相同，则会使第一读取管与第二读取管总是处于相反的状态，即其中一个读取管处于导通状态，另一个读取管就会处于关闭状态，因此在读取状态时，被选中的存储单元就相当于一个反相器，反相器的输出就是该存储单元的输出信号。输出的信号经过位线BL的传导然后再经过灵敏放大器快速读出数据。

当进行写“0”操作后，浮栅FG上电荷被擦除，其自身的电势较高，从而使第一读取管M02处于常闭状态，第二读取管M05处于常通状态。当此单元被选中，则选择管M03和M04就会开启，由于第一读取管M02处于截止状态，因此即便在P03与P04之间存在电势差V_DS，也只能产生亚阈值漏电流，其电流极小。第二读取管M05的浮栅FG到P12的电压差V_GS(即栅源电压)一直满足V_GS≥V_THM05，因此当P11与P12之间存在电势差时，通过它的漏电流I_D满足以下关系：

I_D＝μ_n*C_ox*(W/L)*[(V_GS-V_TH)*V_DS-(1/2)*V_DS ²]

其中，μ_n是NMOS管的沟道电子迁移率，C_ox单位面积的栅氧层电容，V_TH是NMOS管的阈值电压，W是晶体管沟道宽度，L是晶体管沟道长度。所以它可以使数据输出端口DO(连接至位线BL)的电位下拉到地电压GND，输出的电压信号为低，此信号进入灵敏放大器快速读出数据“0”。

当进行写“1”操作后，浮栅FG上编程了一定数量的电子，其自身的电势较低，从而使第一读取管M02处于常通状态，第二读取管M05处于常闭状态。当此单元被选中，则选择管M03和M04就会开启，由于第一读取管M02处于导通状态，第二读取管M05处于关闭状态，因此当在P03与P04之间存在电势差V_DS时，由于RP端口与浮栅FG之间的电势差V_GS(即栅源电压)一直满足|V_GS|≥V_THM03，所以通过第一读取管M02的电流就会满足以下关系式：

I_D＝μ_n*C_ox*(W/L)*[(V_GS-V_TH)*V_DS-(1/2)*V_DS ²]

所以数据输出端口DO(连接至位线BL)就会被充电至电源电压。同时又由于第二读取管M05的浮栅与P12之间的电势差V_GS≤V_THM05，通过它的电流为亚阈值漏电流，所以它不会对输出端口DO的电势产生影响。输出端口DO的电压的变化经过位线BL的传导，由灵敏放大器快速读出数据“1”。如图8所示，为本发明的另一个变体实施方案，保护范围落在本发明的范围内。

尽管上面是对本发明具体实施方案的完整描述，但是可以采取各种修改、变体和替换方案，这些等同方案和替换方案被包括在本发明的范围内，因此，本发明的范围不应该被限于所描述的实施方案，而是应该由所附权利要求书限定。

Claims

1.一种基于标准CMOS工艺的超低功耗非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括五个晶体管，分别为：控制管M01、第一读取管M02、第一选择管M03、第二选择管M04、第二读取管M05；控制管M01的源极P01、漏极P02和第一N阱NW1相互连接在一起构成控制端口CP；第一读取管M02的源极P03与第二N阱NW2连接在一起构成读取端口RP；第二读取管M05的源极P12连接至第一P阱PW1中，阱PW1做在P衬底中，连接至地端GND；第一读取管漏极P04与第一选择管源极P05相连；第一选择管M03的衬底P06连接至第二N阱NW2，第一选择管M03的栅极作为第一选择端口S1；第二选择管M04的衬底P09与第一P阱PW1连接；第二选择管M04的栅极作为第二选择端口S2；第一选择管漏极P07与第二选择管漏极P08相互连接构成存储单元的数据输出端口DO；所述控制管M01的栅极与第一读取管M02、第二读取管M05的栅极相连，第二选择管M04的源极与第二读取管M05的漏极连接；所述控制管M01、第一读取管M02、第二读取管M05三个器件由电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势；所述控制管M01、第一读取管M02、第一选择管M03为PMOS晶体管，第二选择管M04、第二读取管M05为NMOS晶体管。

2.如权利要求1所述的基于标准CMOS工艺的超低功耗非易失性存储器，其特征在于：所述存储单元中的控制管M01的栅极面积大于第一读取管M02和第二读取管M05的栅极面积。

3.如权利要求1所述的基于标准CMOS工艺的超低功耗非易失性存储器，其特征在于：所述存储单元中的控制管M01驻留在第一N阱NW1中；第一读取管M02与第一选择管M03放置在第二N阱NW2中；第二选择管M04与第二读取管M05放置在第一P阱PW1中。

4.如权利要求3所述的基于标准CMOS工艺的超低功耗非易失性存储器，其特征在于：所述存储单元中的控制管M01、第一读取管M02、第一选择管M03、第二选择管M04和第二读取管M05的栅氧化层的厚度均相同。

5.如权利要求1所述的基于标准CMOS工艺的超低功耗非易失性存储器，其特征在于：所述存储单元中的控制管M01、第一读取管M02、第一选择管M03、第二选择管M04和第二读取管M05均为单层多晶硅栅结构。

6.如权利要求1所述的基于标准CMOS工艺的超低功耗非易失性存储器，其特征在于：所述控制管M01采用带有源漏注入的N阱电容结构。

7.如权利要求1所述的基于标准CMOS工艺的超低功耗非易失性存储器，其特征在于：所述的存储单元引出的四个输入端口，控制端口CP、读取端口RP、第一选择端口S1、第二选择端口S2在进行不同的操作时施加不同的电压组合。