CN103151356B - 一种eeprom存储阵列结构及其制造方法 - Google Patents

一种eeprom存储阵列结构及其制造方法 Download PDF

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Abstract

本发明提供一种EEPROM存储阵列结构，包括多个存储单元，存储单元包括N阱、漏极、源极、漏极浮栅、漏极控制栅、源极浮栅、源极控制栅和选择栅，N阱底部接阱端；按列方向交替排列的漏极选择线和源极选择线，每个漏极选择线和源极选择线分别将列方向的每个存储单元的漏极和源极连接，漏极选择线和源极选择线分别接漏信号和源信号；按行方向排列的字线选通信号线，每个字线选通信号线将行方向的每个存储单元的选择栅连接，字线选通信号线接字线选通信号；按行方向排列的控制栅线，每个控制栅线将行方向的每个存储单元的漏极控制栅和源极控制栅连接，控制栅线接控制栅信号，以实现在较低的各信号下不断反复编程和擦除动作而不损失阵列结构。

Description

一种EEPROM存储阵列结构及其制造方法
技术领域
本发明属于半导体集成电路器件，尤其涉及一种EEPROM存储阵列结构及其制造方法。
背景技术
电可擦除可编程非易失性存储器(EEPROM)是非易失性存储器的一种，它经常用在集成电路中，其优点是即使在停止供电时也能够保存数据。
如图1，现有的EEPROM采用多晶硅浮栅存储电荷，1为衬底，2为遂穿氧化层，3为浮栅，4为漏极，4’为源极，5为层间绝缘层，6为控制栅，7为左右两个晶体管之间的场氧区。EEPROM的结构，是把其上累积电荷的浮栅3设置在控制栅6和遂穿氧化层2之间。如果在控制栅6和漏极4之间在正方向施加高电压，则在漏极4周围产生的高能电子，越过遂穿氧化层2的势垒，通过热载流子注入到浮栅3中。晶体管的阈值电压随注入电荷的数量，记录数据变化。另一方面，如果控制栅6和漏极4之间在方向施加高电压，则注入到浮栅3的得暗自穿过遂穿氧化层2进入衬底1中，擦出在浮栅3中记录的数据。而控制栅6作为浮栅3和源极4’之间的选择栅。
虽然，现有的EEPROM通过位于浮栅3下面的遂穿氧化层2起隧道氧化膜的作用，可使电子通过，而由它记录和擦出数据。然而，电荷通过遂穿氧化层2在衬底1和浮栅3中进行遂穿，遂穿方式为F-N遂穿或热电子遂穿，则对现有的EEPROM进行编程和擦除时需要大于11V的较高的电压，在较高的操作电压的控制下不断反复进行编程和擦除动作，会对遂穿氧化层2产生损伤，降低了遂穿氧化层2的可靠性要求。
此外，在现有的EEPROM的存储单元中，各源极均为横向设置，而纵向设置的各漏极之间无隔离，当控制栅6和漏极4施加高电压时，各漏极4之间会通过极间电容而产生耦合现象，耦合现象的出现会使流过漏极的电流不准确，从而进一步导致读操作不准确。
另外，在现有的EEPROM的存储单元中，各源极均为横向设置，并在各横向设置的源极上设置一与选择栅平行的金属层，金属层将EEPROM的存储单元中的源极4’连接。现有的EEPROM为了编程和擦除，需要提供一高于电源电压的编程电压。如一次擦写数据较多或负载电流较大时，则选中的存储单元较多，则选中的各存储单元中的电流同时通过此金属层输出时，会产生很大的压降，导致读操作的电流减少，从而影响读操作的速度，甚至导致读操作不准确。
综上所述可知，实有必要提出改进的技术手段，来解决现有的EEPROM所存在的上述问题。
发明内容
本发明的目的在于提供一种EEPROM存储阵列结构，以实现在较低的各信号的控制下不断反复进行编程和擦除动作时，降低对遂穿氧化层的损失，并解决各存储阵列中的各漏极之间的耦合现象，以及选中的各存储阵列中的源极输出产生的压降问题。
为了解决上述问题，本发明提供一种EEPROM存储阵列结构，接收一供电信号，包括：
按行方向和列方向进行阵列分布的多个存储单元，每个所述存储单元包括N阱，位于N阱中的漏极、源极，由下至上依次位于漏极上的漏极浮栅和漏极控制栅，由下至上依次位于源极上的源极浮栅和源极控制栅，以及位于N阱上、漏极浮栅和源极浮栅之间的选择栅，其中，N阱的底部接通到一阱端；
按列方向交替排列的漏极选择线和源极选择线，每个所述漏极选择线和源极选择线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选择线分别接通到一漏信号和一源信号；
按行方向排列的字线选通信号线，每个所述字线选通信号线将行方向的每个所述存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号；
按行方向排列的控制栅线，每个所述控制栅线将行方向的每个所述存储单元的漏极控制栅和源极控制栅连接，其中，所述控制栅线接通到一控制栅信号。
进一步的，所述供电信号的电压范围为1～5V。
进一步的，所述漏信号和源信号的电压范围为-7V～供电信号，所述阱端的电压范围为0～供电信号，所述字线选通信号的电压范围为(供电信号-1.5)～8V，所述控制栅信号的电压范围为-7～8V。
进一步的，通过控制所述漏信号、源信号和控制栅信号的电压大小，将选中的所述存储单元执行编程操作。
进一步的，通过控制所述字线选通信号和控制栅信号的电压大小，将选中的同一行方向的所有存储单元执行擦除操作。
进一步的，执行所述编程操作或擦除操作时，所述阱端的电压为0V。
进一步的，通过控制所述源信号、漏信号、字线选通信号和控制栅信号的电压大小，将选中的所述存储单元执行读操作。
进一步的，执行所述读操作时，所述阱端为供电信号。
进一步的，每个所述存储单元还包括金属孔，每个所述存储单元连接的源极选择线和漏极选择线分别通过一个金属孔与源极和漏极连接，每个所述金属孔通过金属线引出，列方向相邻的两个所述存储单元的源极选择线或漏极选择线共享同一条金属线。
进一步的，每个所述存储单元还包括一半导体衬底，所述半导体衬底上形成所述N阱。
与现有技术相比，本发明公开的一种EEPROM存储阵列结构，包括按行方向和列方向进行阵列分布的多个存储单元，每个所述存储单元包括N阱，位于N阱中的漏极、源极，由下至上依次位于漏极上的漏极浮栅和漏极控制栅，由下至上依次位于源极上的源极浮栅和源极控制栅，以及位于N阱上、漏极浮栅和源极浮栅之间的选择栅，其中，N阱的底部接通到一阱端；按列方向交替排列的漏极选择线和源极选择线，每个所述漏极选择线和源极选择线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选择线分别接通到一漏信号和一源信号；按行方向排列的字线选通信号线，每个所述字线选通信号线将行方向的每个所述存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号；按行方向排列的控制栅线，每个所述控制栅线将行方向的每个所述存储单元的漏极控制栅和源极控制栅连接，其中，所述控制栅线接通到一控制栅信号，由此所述EEPROM存储阵列结构上施加的各信号的电压绝对值小，其变化范围为-7V～8V，最大的也就是8V或-7V，不会出现超过10V的高电压，即使本发明在提供的各信号的控制下不断反复进行编程和擦除动作时，也不会损坏EEPROM存储阵列结构，具有良好的耐力性能。
此外，存储单元中的结构设置，使漏极控制栅和源极控制栅增加了与漏极浮栅和源极浮栅相对面积增加，提高了耦合效果。
另外，与同一漏极选择线连接的漏极分别通过相邻的与同一源极选择线连接的源极而隔离，因此，在同一列方向上设置的漏极和源极彼此隔离，且各信号的电压绝对值比现有技术的EEPROM需要的操作电压低时，各漏极之间会不产生耦合现象，因此不会出现流过漏极的电流不准确的问题，提高了读操作的准确性。
还有，同一条字线选通信号线连接的存储单元的源极分别由各自的源极选择线引出，在进行读操作时，选中的各存储单元中的电流也是通过各自源极选择线输出，不会产生很大的压降，使读操作的电流恒定，因此保证读操作的速度稳定和准确性。
以及，本发明提供的EEPROM存储阵列结构由于存在存储单元的结构，可以更好的利用栅致漏极泄漏(GIDL)技术，在编程时使用GIDL技术，使得编程时编程电流很小，从而实现低功耗编程低。
附图说明
图1为现有技术常用的EEPROM中的存储单元的剖面示意图；
图2为本发明EEPROM存储阵列结构较佳实施例的阵列分布示意图；
图3为本发明EEPROM存储阵列结构中的存储单元的剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
参见图2，对本发明提供的一种EEPROM存储阵列结构进行详细说明。所述EEPROM存储阵列结构接收一供电信号(VCC)(图未示)，所述供电信号(VCC)的电压范围为1～5V，所述EEPROM存储阵列结构包括：
按行方向(X)和列方向(Y)进行阵列分布的多个存储单元(100)，如图3所示，每个所述存储单元(100)包括N阱(N_Well)，位于N阱(N_Well)中的漏极(D)、源极(S)，由下至上依次位于漏极(D)上的漏极浮栅(FG_R)和漏极控制栅(CG_R)，由下至上依次位于源极(S)上的源极浮栅(FG_L)和源极控制栅(CG_L)，以及位于N阱(N_Well)上、漏极浮栅(FG_R)和源极浮栅(FG_L)之间的选择栅(SG)，其中，N阱(N_Well)的底部接通到一阱端(V1)。进一步的，每个所述存储单元还包括一半导体衬底(P_Sub)，所述半导体衬底(P_Sub)上形成所述N阱(N_Well)。由于所述存储单元100中的选择栅(SG)的两侧具有所述漏极浮栅(FG_R)和源极浮栅(FG_L)，所述漏极浮栅(FG_R)位于漏极(D)和漏极控制栅(CG_R)之间，所述源极浮栅(FG_L)位于源极(S)和源极控制栅(CG_L)之间，所述漏极控制栅(CG_R)和源极控制栅(CG_L)增加了与漏极浮栅(FG_R)和源极浮栅(FG_L)相对面积增加，提高了耦合效果，在本发明较佳实施例中，本发明公开的多个存储单元(100)可以为按行方向和列方向进行四行五列的阵列分布，但本发明阵列分布的多个存储单元(100)不以此为限；
按列方向交替排列的漏极选择线(BL_R)和源极选择线(BL_L)，每个所述漏极选择线(BL_R)和源极选择线(BL_L)分别将列方向的每个所述存储单元的漏极(D)和源极(S)连接，其中，所述漏极选择线(BL_R)和源极选择线(BL_L)分别接通到一漏信号(V2)和一源信号(V3)，由于漏极选择线(BL_R)和源极选择线(BL_L)交替排列，因此，与同一漏极选择线(BL_R)连接的漏极(D)分别通过相邻的与同一源极选择线(BL_L)连接的源极(S)而隔离，因此，在同一列方向上设置的漏极(D)和源极(S)彼此隔离，且各信号的电压绝对值比现有技术的EEPROM需要的操作电压低时，各漏极(D)之间会不产生耦合现象，因此不会出现流过漏极的电流不准确的问题，提高了读操作(Read)的准确性；
按行方向排列的字线选通信号线(WL)，每个所述字线选通信号线(WL)将行方向的每个所述存储单元的选择栅(SG)连接，其中，所述字线选通信号线(WL)接通到一字线选通信号(V4)，同一条字线选通信号线(WL)连接的存储单元的源极(S)分别由各自的源极选择线(BL_L)引出，在进行读操作时，选中的各存储单元中的电流也是通过各自源极选择线(BL_L)输出，不会产生很大的压降，使读操作的电流恒定，因此保证读操作的速度稳定和准确性；
按行方向排列的控制栅线(CG)，每个所述控制栅线(CG)将行方向的每个所述存储单元的漏极控制栅(CG_R)和源极控制栅(CG_L)连接，其中，所述控制栅线(CG)接通到一控制栅信号(V5)。
进一步的，如图2所示，并参见图3，每个所述存储单元还包括金属孔(Contact)，每个所述存储单元连接的源极选择线(BL_L)和漏极选择线(BL_R)分别通过一个金属孔(Contact)与源极(S)和漏极(D)连接，再用金属线(metal)连出来，列方向相邻的两个所述存储单元的源极选择线(BL_L)或漏极选择线(BL_R)共享同一条金属线(Metal)，在本发明较佳实施例中，本发明公开的EEPROM存储阵列结构上虽然可以如图2所示进行金属孔(Contact)的设置，但本发明EEPROM存储阵列分布不以此为限。
以下将进一步分析如何通过控制各信号的大小，即阱端(V1)、漏信号(V2)、源信号(V3)、字线选通信号(V4)和控制栅信号(V5)的电压大小，实现本发明EEPROM存储阵列结构的编程、擦除和读操作，请参见表(一)：
编程操作
当行列方向均选中的所述存储单元执行编程操作时，选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)均为-7V、同时选中的行方向上的所述存储单元的控制栅信号(V5)为8V时；
当行方向未被选中的所述存储单元不执行编程操作时，选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)均为-7V、同时未选中的行方向上的所述存储单元的控制栅信号(V5)为0V；
当列方向未被选中的所述存储单元不执行编程操作时，未选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)均为0V、同时选中的行方向上的所述存储单元的控制栅信号(V5)为8V；
当行列方向均未被选中的所述存储单元不执行编程操作时，未选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)均为0V、同时未选中的行方向上的所述存储单元的控制栅信号(V5)为0V。
在执行编程操作时，字线选通信号(V4)和阱端(V1)始终为0V，无需控制。
擦除操作
当同一行方向上选中的所有存储单元执行擦除操作时，选中的行方向上的所述存储单元的字线选通信号(V4)和控制栅信号(V5)分别为8V和-7V；
当同一行方向上选中的所有存储单元不执行擦除操作时，选中的行方向上的所述存储单元的字线选通信号(V4)和控制栅信号(V5)分别为0V和-7V；
在执行擦除操作时，漏信号(V2)、源信号(V3)和阱端(V1)始终为0V，无需控制。
读操作
当行列方向均选中的所述存储单元执行读操作时，选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)分别为(供电信号(VCC)-1)V和供电信号(VCC)V、同时选中的行方向上的所述存储单元的字线选通信号(V4)和控制栅信号(V5)分别为(供电信号(VCC)-1.5)V和(供电信号(VCC)-1.2)V；
当行方向未被选中的所述存储单元不执行读操作时，选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)分别为(供电信号(VCC)-1.2)V和供电信号(VCC)V、同时未选中的行方向上的所述存储单元的字线选通信号(V4)和控制栅信号(V5)均为供电信号(VCC)V；
当列方向未被选中的所述存储单元不执行读操作时，未选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)均为供电信号(VCC)V、同时选中的行方向上的所述存储单元的字线选通信号(V4)和控制栅信号(V5)分别为(供电信号(VCC)-1.5)V和(供电信号(VCC)-1.2)V。
当行列方向均未被选中的所述存储单元不执行读操作时，未选中的列方向上的所述存储单元的漏信号(V2)和源信号(V3)均为供电信号(VCC)V、同时未选中的行方向上的所述存储单元的字线选通信号(V4)和控制栅信号(V5)均为供电信号(VCC)V。
在执行读操作时，阱端(V1)始终为供电信号(VCC)V，无需控制。
表(一)
由于本发明提供的存储单元具有如图3的结构，而EEPROM存储阵列结构在如图2所示的存储结构上又具有如图3所示的阵列结构，才使所述漏信号和源信号的电压范围为-7V～供电信号，所述阱端的电压范围为0～供电信号，所述字线选通信号的电压范围为(供电信号-1.5)～8V，所述控制栅信号的电压范围为-7～8V。与现有技术的EEPROM存储阵列结构相比，现有的EEPROM进行编程和擦除时需要大于11V的较高的电压，而在本发明提供的EEPROM存储阵列结构上施加的各信号的电压绝对值小，其变化范围为-7V～8V，最大的也就是8V或-7V，不会出现超过10V的高电压，降低对遂穿氧化层的损失，即使本发明在提供的各信号的控制下不断反复进行编程和擦除动作时，也不会损坏EEPROM存储阵列结构，具有良好的耐力性能。
另外，本发明提供的EEPROM存储阵列结构由于存在存储单元的结构，可以更好的利用栅致漏极泄漏(GIDL)技术，在编程时使用GIDL技术，使得编程时编程电流很小，从而实现低功耗编程低。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种EEPROM存储阵列结构，接收一供电信号，其特征在于，包括：
按行方向和列方向进行阵列分布的多个存储单元，每个所述存储单元包括N阱，位于N阱中的漏极、源极，由下至上依次位于漏极上的漏极浮栅和漏极控制栅，由下至上依次位于源极上的源极浮栅和源极控制栅，以及位于N阱上、漏极浮栅和源极浮栅之间的选择栅，其中，N阱的底部接通到一阱端；
按列方向交替排列的漏极选择线和源极选择线，每个所述漏极选择线和源极选择线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选择线分别接通到一漏信号和一源信号；
按行方向排列的字线选通信号线，每个所述字线选通信号线将行方向的每个所述存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号；
按行方向排列的控制栅线，每个所述控制栅线将行方向的每个所述存储单元的漏极控制栅和源极控制栅连接，其中，所述控制栅线接通到一控制栅信号。
2.如权利要求1所述的EEPROM存储阵列结构，其特征在于：所述供电信号的电压范围为1～5V。
3.如权利要求2所述的EEPROM存储阵列结构，其特征在于：所述漏信号和源信号的电压范围为-7V～供电信号，所述阱端的电压范围为0～供电信号，所述字线选通信号的电压范围为(供电信号-1.5)～8V，所述控制栅信号的电压范围为-7～8V。
4.如权利要求3所述的EEPROM存储阵列结构，其特征在于：通过控制所述漏信号、源信号和控制栅信号的电压大小，将选中的所述存储单元执行编程操作。
5.如权利要求3所述的EEPROM存储阵列结构，其特征在于：通过控制所述字线选通信号和控制栅信号的电压大小，将选中的同一行方向的所有存储单元执行擦除操作。
6.如权利要求4或5所述的EEPROM存储阵列结构，其特征在于：执行所述编程操作或擦除操作时，所述阱端的电压为0V。
7.如权利要求3所述的EEPROM存储阵列结构，其特征在于：通过控制所述源信号、漏信号、字线选通信号和控制栅信号的电压大小，将选中的所述存储单元执行读操作。
8.如权利要求7所述的EEPROM存储阵列结构，其特征在于：执行所述读操作时，所述阱端为供电信号。
9.如权利要求1所述的EEPROM存储阵列结构，其特征在于：每个所述存储单元还包括金属孔，每个所述存储单元连接的源极选择线和漏极选择线分别通过一个金属孔与源极和漏极连接，每个所述金属孔通过金属线引出，列方向相邻的两个所述存储单元的源极选择线或漏极选择线共享同一条金属线。
10.如权利要求1所述的EEPROM存储阵列结构，其特征在于：每个所述存储单元还包括一半导体衬底，所述半导体衬底上形成所述N阱。
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