JPH05258583A - 不揮発性記憶装置の制御方法 - Google Patents

不揮発性記憶装置の制御方法

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JPH05258583A
JPH05258583A JP4470892A JP4470892A JPH05258583A JP H05258583 A JPH05258583 A JP H05258583A JP 4470892 A JP4470892 A JP 4470892A JP 4470892 A JP4470892 A JP 4470892A JP H05258583 A JPH05258583 A JP H05258583A
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Abstract

(57)【要約】 【目的】フラッシュ型不揮発性記憶装置において、複数
のメモリセルを一括して消去した後各メモリセルの消去
しきい値のバラツキを抑制する効果の大きい消去動作方
法に関する。 【構成】複数のメモリセルを同時に一括して消去する
際、最初に制御ゲートに負電圧、ソースに正電圧を印加
して浮遊ゲートから電子を引き抜く。その際、メモリセ
ルのしきい値を最も消去の遅いセルのしきい値が、装置
の消去しきい値レベルよりも低くなるまで、一度過剰消
去しておき、しかる後に制御ゲートに所定の正電圧を印
加する。その結果、過剰消去されたメモリセルには、浮
遊ゲートに電子が半導体基板側から注入され、それによ
ってメモリセルのしきい値は、正方向にシフトし一定値
に収束する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、記憶装置、不揮発性記
憶装置の制御方法に関し、特に電気的に複数の記憶素子
を同時に消去する際、消去しきい値のバラツキを抑え、
安定した特性を得る、電気的に書換え可能な不揮発性記
憶装置のデータ消去に関する。
【０００２】
【従来の技術】電気的に書換えの出来る不揮発性記憶装
置（ＥＥＰＲＯＭと略す）の内、複数の記憶素子（以
下、メモリセルと略す）を有し、それらを同時に一括し
て消去できる機能を有するものをフラッシュ型（以下、
フラッシュメモリと略す）と称す。この種の記憶装置の
基本単位であるメモリセルの一例としてスタックゲート
型と呼ばれる構造のメモリセルを図５に示す。このタイ
プのメモリセルとしては、例えばＩＥＥＥ ＪＯＵＲＮ
ＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ，ＶＯＬ．２３，ＮＯ．５，ＯＣＴＯＢＥＲ １９８
８に掲載されているＶ．Ｎ．ＫＹＮＥＴＴらによる「Ａ
ｎ Ｉｎ−Ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍａｂｌｅ
３２Ｋ×８ ＣＭＯＳ Ｆｌａｓｈ Ｍｅｍｏｒｙ」
が挙げられる。
【０００３】Ｐ型シリコン基板１の表面に約１００オン
グストロームのゲート絶縁膜２を有し、ゲート絶縁膜２
上には多結晶シリコンより成る浮遊ゲート３、さらに浮
遊ゲート３上には約２５０オングストロームの膜厚の浮
遊ゲート上絶縁膜４が形成され、浮遊ゲート上絶縁膜４
上には制御ゲート５を有している。浮遊ゲート３及び制
御ゲート５に覆われていない半導体基板１表面にはＮ型
不純物によるソース７及びドレイン６が形成される。従
来のこのタイプのメモリセルの動作を簡単に説明する。
【０００４】メモリセルの書き込み（データの記憶）
は、ドレイン６に例えば＋７Ｖ、半導体基板１とソース
７に０Ｖ（接地電位）を印加し、さらに例えば制御ゲー
ト５に＋１２Ｖを印加する。浮遊ゲートは、外部の電源
とは接続していないので、その電位は、ゲート絶縁膜２
及び浮遊ゲート上絶縁膜４により形成される静電容量比
により制御ゲート，ソース，ドレイン、半導体基板の電
位から一義的に決定される。通常、浮遊ゲートの電位を
ドレインの電位と同定度に設定するとソースとドレイン
間に流れる電流により発生するホットな電子（ゲート絶
縁膜の絶縁エネルギーを上回るエネルギーを持つ電子）
が浮遊ゲートに注入される量が最大になるため、上述し
たような各電位が設定されることが多い。その結果、電
子が浮遊ゲートに注入され、浮遊ゲートの電位を負のレ
ベルにまで押し下げるため、メモリセルのしきい値は正
方形にシフトする。通常は、メモリセルのしきい値は、
約＋７Ｖに設定される。
【０００５】一方、メモリセルの消去（データの消去）
とは、上に述べたような注入された電子を浮遊ゲートか
ら引き抜くことをいうが、次のような方法がとられるこ
とが多い。ソース７に例えば、＋１２Ｖ、半導体基板１
及び制御ゲート５に０Ｖ（接地電位）、ドレイン６はオ
ープン状態とする。上述した様に、各部の電位により浮
遊ゲート３の電位は決まるが、データが書き込まれた状
態は、浮遊ゲートが負電位になっているため、その分の
電位差がさらにかかり、ソース７と浮遊ゲート３の間の
ゲート絶縁膜２には、かなり強い電界（上で示す各部の
電位によれば１０ＭＶ／ｃｍ以上）が印加されることに
なる。このような強い電界のもとではゲート絶縁膜中
に、量子力学的なトンネル効果に基いたＦｏｗｌｅｒ−
Ｎｏｌｄｈｅｉｍ電流（ＦＮ電流と略す）が流れること
が解っている。その効果を利用して浮遊ゲート３からソ
ース７へ電子を引き抜くことでメモリセルの消去が行わ
れる。 ここで、浮遊ゲートに電子を注入してメモリセ
ルのしきい値を正方向にシフトさせた状態を‘書き込
み’、一方浮遊ゲートから電子を引き抜きメモリセルの
しきい値を負方向にシフトさせた状態を‘消去’と定義
したが、書き込み及び消去の状態は、メモリセルの異な
った２種類の状態を表していればよいので、必ずしもこ
の表現に限られるわけではないのはいうまでもない。
【０００６】この様にして、メモリセルの書き込み及び
消去が行われるが、フラッシュメモリの場合、書き込み
は上で述べた方法をとるのに対し、消去に際しては、あ
る大きさのメモリセルアレイ（メモリセルをマトリック
ス状に配列したもの）のソースを共通に接続した状態
で、ソースに電圧を同時に印加して行う。その結果、一
括して消去することが出来、記憶装置の記憶容量が大き
くなった場合にも消去時間を短縮することが出来る。
【０００７】しかし、このような従来のフラッシュメモ
リにおいて、ソースへ電子を引き抜く従来の消去方法に
は、消去後のメモリセルしきい値がばらつくという問題
があった。その理由は、従来の消去方法では、ＦＮ電流
によって浮遊ゲート３からソース７へ電子を引き抜くこ
とでメモリセルの消去が行われるが、印加された電圧に
たいしＦＮ電流はゲート絶縁膜２の膜厚やソース７と浮
遊ゲート３の間の重なり領域の面積などによって決定さ
れるが、複数のメモリセルの間ではこれらの物理的な値
は少しずつ異なっている。そのため、複数のメモリセル
を同時に消去する場合、各々のメモリセル間では、ＦＮ
電流はある範囲でバラつくと考えるのが自然である。す
なわち、ＦＮ電流にバラツキが生じれば消去時に浮遊ゲ
ート３からソース７へ引き抜く電子の量がバラつくこと
になり、その結果、浮遊ゲートの電位が一定にならず、
必然として消去後のメモリセルのしきい値がばらつく訳
である。
【０００８】図８は、その様なフラッシュメモリの消去
後のしきい値のバラツキを測定した結果である。フラッ
シュメモリの消去しきい値のバラツキは、正規分布に近
い形を示し、大体２Ｖ程度の幅の広がりを持っていると
考えられる。すなわち、ある規模のメモリセルアレイ、
例えば２５６キロビット（３２キロバイト）のメモリセ
ルを同時に消去する場合、最も消去の早いメモリセルと
最も消去の遅いメモリセルの間では、消去しきい値の間
に２Ｖ程度に差が生じる事になる。その様な消去しきい
値のバラツキを考慮すれば、フラッシュメモリの様にあ
る規模のメモリセルアレイを同時に消去するものでは、
消去しきい値は値は、最も消去の早いメモリセルのしき
い値が、０Ｖ以下になる前に全体の消去を止めなければ
ならない。その訳は、言うまでもなくあるメモリセルの
しきい値が０Ｖ以下になってしまえば、そのメモリセル
に接続しているビット線（列線）は電位を上げることが
出来ず、そのビット線（列線）に接続する全てのメモリ
セルは書き込むことも、読み出すことも出来なくなって
しまうからである。
【０００９】その様に、最も消去の早いメモリセルのし
きい値が、０Ｖ以下になる前に全体の消去を止めるとす
れば、上で述べた消去しきい値のバラツキを考慮する
と、その時、最も消去の遅いメモリセルの消去しきい値
は２Ｖ以上になるのは避けられない。実際には、最も消
去の早いメモリセルのしきい値を、０Ｖではなく０．５
Ｖから１Ｖ程度の余裕をみて設定するため、逆に消去の
遅いメモリセルの消去しきい値は２．５Ｖから３Ｖ程度
に設定するのが普通である。従って、書き込み／読み出
しの際のワード線（行線）の電位は、その最も消去の遅
いメモリセルの消去しきい値よりも低く設定することは
出来なくなる。このことは、従来の書き込み／読み出し
電圧は２．５Ｖから３Ｖ以下には下げる事が出来ないこ
とを意味する。しかし、それでは他の半導体装置が使用
電圧を下げるという技術の流れの中で、フラッシュメモ
リだけが低電圧化に対応できないことになり、従来様々
な方法でメモリセルの消去しきい値のバラツキを小さく
する努力がなされてきた。
【００１０】従来の、その様な消去しきい値のバラツキ
に対する対策は、大きく分けて２種類あった。第１は、
製造プロセスを改良して、ゲート絶縁膜２の膜厚やソー
ス７と浮遊ゲート３の間の重なり領域の面積などの物理
的パラメータのバラツキを最小にしてＦＮ電流のバラツ
キを小さくし、その結果消去しきい値のバラツキを抑制
する方法。そして第２は、一度消去した後、なんらかの
手段で電気的に消去しきい値のバラツキを抑制する方法
である。
【００１１】ここでは、第２の方法について述べる。
【００１２】例として、例えばＩＥＤＭ９１（１９９１
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ：国際電子デバイス会
議、１９９１年１２月開催）テクニカルダイジェスト３
０７−３１０ページに記載されている、山田誠司らによ
る「Ａ ＳＥＬＦＣＯＮＶＥＲＧＥＮＣＥ ＥＲＡＳＩ
ＮＧ ＳＣＨＥＭＥ ＦＯＲ Ａ ＳＩＭＰＬＥ ＳＴ
ＡＣＫＥＤ ＧＡＴＥＦＬＡＳＨ ＥＥＰＲＯＭ」を引
用する。この方法で用いる現象の概略を以下の図６を用
いて説明する。図６は、浮遊ゲート電極３が正に帯電し
た時のゲート電流と浮遊ゲート電圧の関係図である。ソ
ース−ドレイン間電圧ＶDSと浮遊ゲート電圧Ｖfgの関係
がＶDS＞Ｖfgの場合、ソース−ドレイン間電流に起因し
たホットキャリヤが浮遊ゲート電極３へ注入されること
でゲート電流が発生する。ホットキャリヤの種類は、浮
遊ゲート電圧で決まり、低電圧側からドレイン・アバラ
ンシェ現象に起因するホットホール、同現象に起因する
ホットエレクトロン、およびチャネルホットエレクトロ
ンである。ここで重要なのは浮遊ゲート電圧が図中に示
したＶfg * （ゲート電流の原因としてドレイン・アバラ
ンシェ現象に起因するホットホールと、同現象に起因す
るホットエレクトロンの切り替わるＶfgの値）になった
場合、浮遊ゲート電極３にはホッドキャリヤが注入され
なくなり、かつその前後の電圧ではキャリヤ電荷の種類
（すなわち電荷の正負）が変化することである。
【００１３】この結果、例えば浮遊ゲート電圧がＶfg *
以上で、かつＶDS＞Ｖfgの関係が満たされた場合、ホッ
トエレクトロンが浮遊ゲート電極３へ注入され、この注
入が浮遊ゲートの電圧を下げ、さらに浮遊ゲート電圧の
低下はホットエレクトロンの注入量を減少させるという
フィードバック機構が浮遊ゲート電圧とホットエレクト
ロン注入量との間に形成され、最終的に浮遊ゲート電圧
は、Ｖfg * に収束する。
【００１４】実際にデータ消去する際の各電極への電圧
印加のタイミング・ダイアグラムを図４に示す。まずド
レイン拡散層６を０Ｖに設定し、制御ゲート電極５に−
１３Ｖ、ソース拡散層７に５Ｖのパルスを０．１秒印加
し、ＦＮ電流により浮遊ゲート電極３に蓄積していた電
子を排除し（引き抜き）、さらにいわゆる過剰消去し
て、正孔を蓄積し浮遊ゲート電極３をＶfg * ＝２．０Ｖ
以上に帯電させる。次に、制御ゲート電極５を０Ｖに設
定し、ソース拡散層７に５．０Ｖのパルスを０．５秒印
加する。この処置により、前述の浮遊ゲート電圧とホッ
トエレクトロン注入量との間のフィードバック機構が働
き、浮遊ゲート電極は２．０Ｖに収束する。この結果、
データ消去後の制御ゲート電極５からみたしきい値電圧
も一定値に収束し、バラツキの抑制ができる。
【００１５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性記憶装置のデータ消去方法においては
消去時にドレイン・アバランシェ現象を用いるため、ソ
ース拡散層７およびドレイン拡散層６がドレイン・アバ
ランシェ現象に伴うホットなキャリヤの注入によりダメ
ージを受け、その結果拡散層と半導体基板間の接合耐圧
が低下するという問題がある。また、ドレイン・アバラ
ンシェ現象に伴いホットなキャリヤの注入はドレイン拡
散層６とゲート絶縁膜２の重なり領域においても注入さ
れゲート絶縁膜の劣化につながる。
【００１６】さらに、消去後のしきい値電圧をそろえる
際には、浮遊ゲート電極３へ流れ込む電子に加え、ドレ
イン・アバランシェ現象を発生させるためのソース−ド
レイン間電流が必要であるため、消去しきい値電圧をそ
ろえる処理を行うことで、より多くの電力が消費されて
しまう。
【００１７】
【課題を解決するための手段】本発明の不揮発性記憶装
置の制御方法は、データ消去のために浮遊ゲート電極
と、制御ゲートの２層構造ゲートを有したＭＯＳＦＥＴ
構造からなる不揮発性記憶装置に対し、まず制御ゲート
電極に負電圧を印加して、浮遊ゲート電極内に蓄積され
た電子を排除することで不揮発性記憶装置のしきい値電
圧を低下させ予め設定した値以下にしたのち、次に、制
御ゲート電極に正電圧を印加して前記しきい値電圧を高
め予め設定した値にそろえることでデータの消去を実施
する。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。
【００１９】図１は、本発明の第１の実施例の、データ
消去時の各電極への電圧印加のタイミング・ダイアグラ
ムである。以下、データ消去時の処置経過に従って説明
する。
【００２０】まずドレイン拡散層６を０Ｖに設定し、制
御ゲート電極５に−１４Ｖ、ソース拡散層７に５Ｖのパ
ルスを印加し、ＦＮ電流により浮遊ゲート電極３に蓄積
していた電子を排除し、さらにいわゆる過剰消去して、
正孔を蓄積して浮遊ゲート電極３を正に帯電させる。
【００２１】ここで、過剰消去の状態について本発明の
実施例によれば、過剰消去後のメモリセルのしきい値電
圧の最も高い値を、不揮発性半導体記憶装置としての電
気的な消去状態のしきい値電圧よりも一時的に低く保つ
ことを特徴とする。すなわちフラッシュメモリでは、あ
る程度の規模の複数のメモリセルアレイ、例えば２５６
キロビット（３２キロバイト）のメモリセルを同時に消
去する場合があるが、その際に、最も消去の遅いメモリ
セルの消去しきい値の値を、不揮発性半導体記憶装置と
しての電気的な消去状態のしきい値電圧、つまりメモリ
セルが消去されていると電気回路上判断される最大のメ
モリセルの消去しきい値の値よりも一時的に低く保つこ
とを意味する。
【００２２】次に、ソース拡散層７、ドレイン拡散層６
および半導体基板１を０Ｖに設定し、制御ゲート電極５
に＋１４Ｖのパルスを０．５秒印加する。この処置によ
る制御ゲート電極５、浮遊ゲート電極３、半導体基板１
の各電極のエレルギーバンドの変化を図３のエネルギー
バンドダイアグラムに示す。まず、パルス印加直後では
図３（Ａ）の様に浮遊ゲート電極３には正孔が蓄積して
いるので、浮遊ゲート電極３のエネルギーバンドは、制
御ゲート電極５と半導体基板１の間に印加された１４Ｖ
の電圧を容量分割することで決まるエネルギー準位から
ずれている。
【００２３】この状態で、浮遊ゲート電極３と半導体基
板１の間には、トンネル酸化膜２を介してＦＮ電流が発
生し、浮遊ゲート電極３に電子が注入される。この結
果、浮遊ゲート電圧は低下し、さらに浮遊ゲート電圧の
低下はＦＮ電流すなわち浮遊ゲート電極への注入電子量
を減少させるというフィードバック機構が浮遊ゲート電
極３への電子注入量と浮遊ゲート電圧との間に形成され
る。このフィードバック機構により、最終的には浮遊ゲ
ート電極３のエネルギーバンドは、図３（Ｂ）に示すよ
うに、浮遊ゲート電極３へ電子が注入されなくなった状
態に落ち着く。この結果、浮遊ゲート電圧は一定値に収
束し、制御ゲート電極５からみたしきい値電圧も一定値
に収束し、しきい値電圧のバラツキを抑制できる。
【００２４】図７は、上述のパルス印加前後のメモリセ
ルのしきい値の関係を示したもので、横軸はパルス印加
前のメモリセルのしきい値を、一方縦軸はパルス印加後
のメモリセルのしきい値を表している。図７によれば、
例えばパルスとして１４Ｖ、０．１秒を制御ゲートに印
加しようとする場合、パルス印加前にメモリセルのしき
い値を、約１．５Ｖ以下になるように設定しておけば、
パルス印加後にはメモリセルのしきい値は約１．５Ｖに
収束することがわかる。
【００２５】この図７では、パルス印加前後のメモリセ
ルのしきい値の関係において、パルス印加後のメモリセ
ルのしきい値としてある値を設定すると、パルス印加前
のメモリセルのしきい値は、その値よりも高くない値に
まで下げておけば、パルス印加後には、所定の値に収束
させることが出来る。一方、その所定の値は、メモリセ
ルの、例えばチャネル長やチャネル幅といった設計値と
印加するパルスの電圧や時間などによって、自由に設定
することができる。
【００２６】図２は、本発明の第２の実施例の、データ
消去時の各電極への電圧印加のタイミング・ダイアグラ
ムである。以下、データ消去時の処置経過にしたがって
説明する。
【００２７】まずドレイン拡散層６を０Ｖに設定し、制
御ゲート電極５に−１４Ｖ、ソース拡散層７に５Ｖのパ
ルスを印加し、ＦＮ電流により浮遊ゲート電極３に蓄積
していた電子を排除し、さらにいわゆる過剰消去して、
正孔を蓄積し浮遊ゲート電極３を正に帯電させる。
【００２８】次に、ソース拡散層７、ドレイン拡散層６
を０Ｖに設定し、制御ゲート電極５に＋９Ｖ，半導体基
板１に−５Ｖのパルスを０．５秒印加する。この処置に
よっても第１の実施例と同様の効果が得られる。
【００２９】
【発明の効果】以上説明したように本発明によれば、デ
ータの消去後に続くＦＮ電流を用いた浮遊ゲート電極へ
の電子注入量と浮遊ゲート電圧との間に形成されたフィ
ードバック機構を利用することで、消去後にしきい値電
圧のバラツキを抑制できる。しきい値電圧を一定値にそ
ろえる際には、ＦＮ電流のみを用いるため、従来問題で
あった各拡散層と半導体基板間の接合耐圧の低下は生じ
ない。
【００３０】また、消去後しきい値電圧をそろえる際に
発生する電流は、浮遊ゲート電極へ流れ込む電子のみな
ので消費電力を低減できる。
【００３１】さらに、消去後しきい値電圧をそろえる際
に半導体基板に正電圧を印加した場合、制御ゲート電極
に印加すべき電圧をより低く設定できるので、不揮発性
記憶装置に必要な外部電源の低電圧化が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のデータ消去時の各電極
への電圧印加のタイミング・ダイアグラムである。
【図２】本発明の第２の実施例のデータ消去時の各電極
への電圧印加のタイミング・ダイアグラムである。
【図３】消去後しきい値電圧をそろえる処置を行った場
合の制御ゲート、浮遊ゲート、半導体基板の各電極のエ
ネルギーバンドダイアグラムを表す。
【図４】従来例におけるデータ消去時の各電極への電圧
印加のタイミング・ダイアグラムである。
【図５】浮遊ゲート電極を有する不揮発性半導体記憶装
置のメモリセルの断面模式図である。
【図６】従来例における、ゲート電流と浮遊ゲート電圧
の関係図である。
【図７】パルス印加前後のメモリセルのしきい値の関係
を示す。
【図８】フラッシュメモリの消去後にしきい値のバラツ
キである。
【符号の説明】
１ 半導体基板 ２ ゲート酸化膜 ３ 浮遊ゲート電極 ４ 層間絶縁膜 ５ 制御ゲート電極 ６ ドレイン拡散層 ７ ソース拡散層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ソース・ドレインと前記ソース・ドレイ
    ン間の浮遊ゲート及び制御ゲートより成る積層ゲートに
    より構成される複数の記憶素子を有する不揮発性記憶装
    置に対し、前記不揮発性記憶装置は電気的に書き込み、
    さらに電気的に複数の記憶素子を同時に消去することを
    特徴とし、電気的に複数の記憶素子を同時に消去する際
    には、所定の電圧の電気パルスを消去する複数の記憶素
    子に同時に印加することにより、記憶素子のしきい値
    を、一度予め設定した消去しきい値以下にし、その後制
    御ゲートに正電圧を印加して記憶素子のしきい値を高め
    ることで、予め設定した消去しきい値に揃えることを特
    徴とする不揮発性記憶装置の制御方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
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