JP2871355B2 - 不揮発性半導体記憶装置のデータ消去方法 - Google Patents
不揮発性半導体記憶装置のデータ消去方法Info
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- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
のデータ消去方法に関し、特に浮遊ゲート電極を有する
電界効果トランジスタをメモリセルとしてこれを多数配
列した不揮発性半導体記憶装置のデータ消去方法に関す
る。
のデータ消去方法に関し、特に浮遊ゲート電極を有する
電界効果トランジスタをメモリセルとしてこれを多数配
列した不揮発性半導体記憶装置のデータ消去方法に関す
る。
【０００２】
【従来の技術】浮遊ゲート電極を有する電界効果トラン
ジスタ（以下、ＦＥＴという）をメモリセルとしてこれ
を多数配列した不揮発性半導体記憶装置のメモリセル
（ＦＥＴ）の回路図及びその構造を示す断面図を図４
（Ａ），（Ｂ）に示す。
ジスタ（以下、ＦＥＴという）をメモリセルとしてこれ
を多数配列した不揮発性半導体記憶装置のメモリセル
（ＦＥＴ）の回路図及びその構造を示す断面図を図４
（Ａ），（Ｂ）に示す。
【０００３】Ｐ型シリコン基板１上に、シリコン熱酸化
技術，ＣＶＤ方による薄膜形技術，フォトリソグラフィ
ー技術および薄膜のドライエッチング技術等により形成
した、トンネル酸化膜２、多結晶シリコンの浮遊ゲート
電極ＦＧ、層間絶縁膜３、および多結晶シリコンの制御
ゲート電極ＣＧからなる多結晶シリコン２層型のゲート
電極部分と、燐またはひ素のイオン注入技術等を用い形
成した拡散層のソース電極Ｓおよびドレイン電極Ｄから
なる。この不揮発性記憶装置では、トンネル酸化膜２を
介して電子を浮遊ゲート電極ＦＧに蓄積し、制御ゲート
電極ＣＧからみたＦＥＴのしきい値電圧を高くすること
でデータを書き込み、また、トンネル酸化膜２を介して
電子を浮遊ゲート電極ＦＧから排除し、前述のしきい値
電圧を低くすることでデータを消去することにより、各
メモリセルにデータを記憶させる。
技術，ＣＶＤ方による薄膜形技術，フォトリソグラフィ
ー技術および薄膜のドライエッチング技術等により形成
した、トンネル酸化膜２、多結晶シリコンの浮遊ゲート
電極ＦＧ、層間絶縁膜３、および多結晶シリコンの制御
ゲート電極ＣＧからなる多結晶シリコン２層型のゲート
電極部分と、燐またはひ素のイオン注入技術等を用い形
成した拡散層のソース電極Ｓおよびドレイン電極Ｄから
なる。この不揮発性記憶装置では、トンネル酸化膜２を
介して電子を浮遊ゲート電極ＦＧに蓄積し、制御ゲート
電極ＣＧからみたＦＥＴのしきい値電圧を高くすること
でデータを書き込み、また、トンネル酸化膜２を介して
電子を浮遊ゲート電極ＦＧから排除し、前述のしきい値
電圧を低くすることでデータを消去することにより、各
メモリセルにデータを記憶させる。
【０００４】このような不揮発性記憶装置においては、
メモリセル（ＦＥＴ）のトンネル酸化膜２の膜厚，膜質
や、セル加工精度等のばらつきにより、データ消去後の
しきい値電圧を数Ｖの範囲でばらつくことが知られてい
る。このばらつきを抑制する方法としては、従来、ドレ
イン・アバランシェ現象に起因する浮遊ゲート電極への
ホット・キャリア注入を利用する方法がある（山田誠
司、テクニカル ダイジェスト オブ １９９１ イン
ターナショナル エレクトロン デバイス ミーティン
グ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ １９９
１ Ｉｎｔｅｒｎａｔｉｏｎａ１ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）３０７〜３１０頁参
照）。
メモリセル（ＦＥＴ）のトンネル酸化膜２の膜厚，膜質
や、セル加工精度等のばらつきにより、データ消去後の
しきい値電圧を数Ｖの範囲でばらつくことが知られてい
る。このばらつきを抑制する方法としては、従来、ドレ
イン・アバランシェ現象に起因する浮遊ゲート電極への
ホット・キャリア注入を利用する方法がある（山田誠
司、テクニカル ダイジェスト オブ １９９１ イン
ターナショナル エレクトロン デバイス ミーティン
グ（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ １９９
１ Ｉｎｔｅｒｎａｔｉｏｎａ１ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）３０７〜３１０頁参
照）。
【０００５】この方法についての概略を以下に図５を用
いて説明する。図５は、浮遊ゲート電極ＦＧが正に帯電
した時のゲート電流Ｉｇと浮遊ゲート電圧Ｖｆｇ，制御
ゲート電圧Ｖｃｇとの関係を示す図である。
いて説明する。図５は、浮遊ゲート電極ＦＧが正に帯電
した時のゲート電流Ｉｇと浮遊ゲート電圧Ｖｆｇ，制御
ゲート電圧Ｖｃｇとの関係を示す図である。
【０００６】ソース・ドレイン間電圧Ｖｄｓと浮遊ゲー
ト電圧Ｖｆｇの関係がＶｄｓ＞Ｖｆｇの場合、ソース・
ドレイン間電流に起因したホット・キャリアが浮遊ゲー
ト電極ＦＧへ注入される。ホット・キャリアの種類は、
浮遊ゲート電圧で決まり、低電圧側から、ドレイン・ア
バランシェ現象に起因するホット・ホール（図５の（Ｈ
・Ｈ）の領域）），同現象に起因するホット・エレクト
ロン（図５の（Ｈ・Ｅ）の領域），およぴチャネル・ホ
ット・エレクトロン（図５の（Ｃ・Ｈ・Ｅ）の領域）で
ある。ここで重要なのは、浮遊ゲート電圧が図５中に示
したＶｆｇ＊になった場合、浮遊ゲート電極ＦＧにはホ
ット・キャリアが注入されなくなり、かつその前後の電
圧でキャリア電荷の正負が変わることである。この結
果、例えば、浮遊ゲート電圧がＶｆｇ＊以上で、かつＶ
ｄｓ＞Ｖｆｇの関係が満たされた場合、ホット・エレク
トロンが浮遊ゲート電極ＦＧに注入され、この注入が浮
遊ゲート電圧を下げ、さらに浮遊ゲート電圧の低下はホ
ット・エレクトロン注入量を減少させるというフィード
バック機構が浮遊ゲート電圧とホット。エレクトロン注
入量との間に形成され、最終的に浮遊ゲート電圧はＶｆ
ｇ＊に収束する。
ト電圧Ｖｆｇの関係がＶｄｓ＞Ｖｆｇの場合、ソース・
ドレイン間電流に起因したホット・キャリアが浮遊ゲー
ト電極ＦＧへ注入される。ホット・キャリアの種類は、
浮遊ゲート電圧で決まり、低電圧側から、ドレイン・ア
バランシェ現象に起因するホット・ホール（図５の（Ｈ
・Ｈ）の領域）），同現象に起因するホット・エレクト
ロン（図５の（Ｈ・Ｅ）の領域），およぴチャネル・ホ
ット・エレクトロン（図５の（Ｃ・Ｈ・Ｅ）の領域）で
ある。ここで重要なのは、浮遊ゲート電圧が図５中に示
したＶｆｇ＊になった場合、浮遊ゲート電極ＦＧにはホ
ット・キャリアが注入されなくなり、かつその前後の電
圧でキャリア電荷の正負が変わることである。この結
果、例えば、浮遊ゲート電圧がＶｆｇ＊以上で、かつＶ
ｄｓ＞Ｖｆｇの関係が満たされた場合、ホット・エレク
トロンが浮遊ゲート電極ＦＧに注入され、この注入が浮
遊ゲート電圧を下げ、さらに浮遊ゲート電圧の低下はホ
ット・エレクトロン注入量を減少させるというフィード
バック機構が浮遊ゲート電圧とホット。エレクトロン注
入量との間に形成され、最終的に浮遊ゲート電圧はＶｆ
ｇ＊に収束する。
【０００７】次に、実際にデータ消去を行う際の各電極
への電圧印加のタイミングについて、図６を参照しなが
ら説明する。
への電圧印加のタイミングについて、図６を参照しなが
ら説明する。
【０００８】まずドレイン電極Ｄを０Ｖに設定し、制御
ゲート電極ＣＧに−１３Ｖを印加し、ソース電極Ｓに５
Ｖのパルスを０．１秒印加しすることにより、Ｆ−Ｎト
ンネル電流により浮遊ゲート電極ＦＧに蓄積していた電
子を排除し、さらにいわゆる過剰消去して、正孔を蓄積
し浮遊ゲート電極３をＶｆｇ＊＝２．０Ｖ以上に帯電さ
せる。
ゲート電極ＣＧに−１３Ｖを印加し、ソース電極Ｓに５
Ｖのパルスを０．１秒印加しすることにより、Ｆ−Ｎト
ンネル電流により浮遊ゲート電極ＦＧに蓄積していた電
子を排除し、さらにいわゆる過剰消去して、正孔を蓄積
し浮遊ゲート電極３をＶｆｇ＊＝２．０Ｖ以上に帯電さ
せる。
【０００９】次に、制御ゲート電極ＣＧを０Ｖに設定
し、ソース電極Ｓに５．０Ｖのパルスを０．５秒を印加
する。この処置により、前述の浮遊ゲート電圧とホット
・エレクトロン注入量との間のフィードバック機構が働
き、浮遊ゲート電圧は２．０Ｖに収束する。この結果、
データ消去後の制御ゲート電極ＣＧからみたしきい値電
圧も一定値に収束し、ばらつきの抑制ができる。実際に
は、ソース電極Ｓの形状ばらつき等により約０．７Ｖの
範囲でしきい値電圧を制御できる。
し、ソース電極Ｓに５．０Ｖのパルスを０．５秒を印加
する。この処置により、前述の浮遊ゲート電圧とホット
・エレクトロン注入量との間のフィードバック機構が働
き、浮遊ゲート電圧は２．０Ｖに収束する。この結果、
データ消去後の制御ゲート電極ＣＧからみたしきい値電
圧も一定値に収束し、ばらつきの抑制ができる。実際に
は、ソース電極Ｓの形状ばらつき等により約０．７Ｖの
範囲でしきい値電圧を制御できる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性半導体記憶装置のデータ消去方法にお
いては、消去時にドレイン・アバランシェ現象を用いる
ため、ソース電極Ｓおよびドレイン電極がダメージを受
け、その結果これら電極の拡散層と基板との間の接合耐
圧が低下するという問題点があった。
た従来の不揮発性半導体記憶装置のデータ消去方法にお
いては、消去時にドレイン・アバランシェ現象を用いる
ため、ソース電極Ｓおよびドレイン電極がダメージを受
け、その結果これら電極の拡散層と基板との間の接合耐
圧が低下するという問題点があった。
【００１１】また、データ消去後のしきい値電圧をそろ
える際には、消去時に一端過剰消去するために、浮遊ゲ
ート電極ＦＧに正孔が注入されるが、この正孔注入はト
ンネル酸化膜２の劣化を促進するため、書き込み，消去
の切り返し特性の劣化を引き起こすという問題点があ
る。
える際には、消去時に一端過剰消去するために、浮遊ゲ
ート電極ＦＧに正孔が注入されるが、この正孔注入はト
ンネル酸化膜２の劣化を促進するため、書き込み，消去
の切り返し特性の劣化を引き起こすという問題点があ
る。
【００１２】さらに、データ消去後のしきい値電圧をそ
ろえる際には、浮遊ゲート電極ＦＧヘ流れ込む電子に加
え、ドレイン・アバランシェ現象を発生させるためのソ
ース・ドレイン間電流が必要であるため、消去後のしき
い値電圧をそろえる処置を行うことで、より多くの電力
が消費されてしまうという問題点がある。
ろえる際には、浮遊ゲート電極ＦＧヘ流れ込む電子に加
え、ドレイン・アバランシェ現象を発生させるためのソ
ース・ドレイン間電流が必要であるため、消去後のしき
い値電圧をそろえる処置を行うことで、より多くの電力
が消費されてしまうという問題点がある。
【００１３】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置のデータ消去方法は、Ｐ型（又はＮ型）の半導
体基板にソース電極，ドレイン電極，浮遊ゲート電極，
及び制御ゲート電極を備えて形成された電界効果トラン
ジスタを不揮発性のメモリセルとして多数配列した不揮
発性半導体記憶装置の、前記多数の電界効果トランシス
タのうち、Ｆ−Ｎトンネル電流によるデータ消去動作の
最も遅いもののしきい値電圧が設定されたデータ消去状
態の範囲内のデータ書込み状態に最も近接した値となる
ように第１の時間だけ同電位に設定した前記半導体基
板，ソース電極およびドレイン電圧に対して負（又は
正）の第１の電圧を前記制御ゲート電極に印加し、次に
前記多数の電界効果トランジスタのうちのＦ−Ｎトンネ
ル電流によるデータ書込み動作の最も速いもののしきい
値電圧が前記データ消去状態の範囲内のデータ書込み状
態に最も近接した値になるように第２の時間だけ同電位
に設定した前記半導体基板，ソース電極およびドレイン
電極に対して正（又は負）の第２の電圧を前記制御ゲー
ト電極に印加し前記多数の電界効果トランジスタをデー
タ消去状態とする構成を有している。
記憶装置のデータ消去方法は、Ｐ型（又はＮ型）の半導
体基板にソース電極，ドレイン電極，浮遊ゲート電極，
及び制御ゲート電極を備えて形成された電界効果トラン
ジスタを不揮発性のメモリセルとして多数配列した不揮
発性半導体記憶装置の、前記多数の電界効果トランシス
タのうち、Ｆ−Ｎトンネル電流によるデータ消去動作の
最も遅いもののしきい値電圧が設定されたデータ消去状
態の範囲内のデータ書込み状態に最も近接した値となる
ように第１の時間だけ同電位に設定した前記半導体基
板，ソース電極およびドレイン電圧に対して負（又は
正）の第１の電圧を前記制御ゲート電極に印加し、次に
前記多数の電界効果トランジスタのうちのＦ−Ｎトンネ
ル電流によるデータ書込み動作の最も速いもののしきい
値電圧が前記データ消去状態の範囲内のデータ書込み状
態に最も近接した値になるように第２の時間だけ同電位
に設定した前記半導体基板，ソース電極およびドレイン
電極に対して正（又は負）の第２の電圧を前記制御ゲー
ト電極に印加し前記多数の電界効果トランジスタをデー
タ消去状態とする構成を有している。
【００１４】上記の時間と電圧の例としては、第１の時
間を０．０１秒、第１の電圧を−１９Ｖ、第２の時間を
０．１秒、第２の電圧を１４Ｖとすることができる。
間を０．０１秒、第１の電圧を−１９Ｖ、第２の時間を
０．１秒、第２の電圧を１４Ｖとすることができる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１（Ａ），（Ｂ）は本発明の第１の実施
例を説明するためのメモリセルの回路図およびそのデー
タ消去時の各電極への電圧印加のタイミング図である。
以下、データ消去時の処置経過にしたがって説明する。
なお、メモリセル（ＦＥＴ）の構造は図４に示された従
来例と同一である。
例を説明するためのメモリセルの回路図およびそのデー
タ消去時の各電極への電圧印加のタイミング図である。
以下、データ消去時の処置経過にしたがって説明する。
なお、メモリセル（ＦＥＴ）の構造は図４に示された従
来例と同一である。
【００１７】まず各メモリセル（ＦＥＴ）のドレイン電
極Ｄ，ソース電極，基板Ｓｕｂを０Ｖに設定し、制御ゲ
ート電極ＣＧに電圧−１９Ｖ，パルス幅０．０１秒のパ
ルスを印加し、Ｆ―Ｎトンネル電流により浮遊ゲート電
極ＦＧに蓄積されていた電子を排除する。このＦ―Ｎト
ンネル電流によるデータ消去時のメモリセルのしきい値
電圧の時間変化を図２の曲線Ｃ１，Ｃ２で示す。多数の
メモリセルのうち最も消去動作の遅いメモリセルのしき
い値電圧変化は曲線Ｃ１に従って変化し、データ消去状
態として設定されたしきい値電圧の範囲内の上限値（最
も書き込み状態に近い値）である３Ｖになる。また、最
も消去動作の速いメモリセルのしきい値電圧は曲線Ｃ２
に従って変化して１Ｖになり、その結果しきい値電圧は
２Ｖの範囲でばらつく。
極Ｄ，ソース電極，基板Ｓｕｂを０Ｖに設定し、制御ゲ
ート電極ＣＧに電圧−１９Ｖ，パルス幅０．０１秒のパ
ルスを印加し、Ｆ―Ｎトンネル電流により浮遊ゲート電
極ＦＧに蓄積されていた電子を排除する。このＦ―Ｎト
ンネル電流によるデータ消去時のメモリセルのしきい値
電圧の時間変化を図２の曲線Ｃ１，Ｃ２で示す。多数の
メモリセルのうち最も消去動作の遅いメモリセルのしき
い値電圧変化は曲線Ｃ１に従って変化し、データ消去状
態として設定されたしきい値電圧の範囲内の上限値（最
も書き込み状態に近い値）である３Ｖになる。また、最
も消去動作の速いメモリセルのしきい値電圧は曲線Ｃ２
に従って変化して１Ｖになり、その結果しきい値電圧は
２Ｖの範囲でばらつく。
【００１８】ところで、最も消去動作の速いメモリセ
ル、すなわち単位時間当りトンネル酸化膜２中を最も多
くのＦ−Ｎトンネル電流が流れるメモリセルは、制御ゲ
ート電極・基板間に正の電圧を印加して浮遊ゲート電極
に電子を注入した場合、注入スピードは他のメモリセル
より速い。仮にしきい値電圧が十分低下していれば、注
入時のしきい値電圧変化は図２中の曲線Ｃ４に従う。ま
た、最も消去動作の遅いメモリセル、すなわち単位時間
当りトンネル酸化膜２中を最も少ないＦ−Ｎトンネル電
流が流れるメモリセルは前述の注入スピードも他のメモ
リセルより遅く、仮にしきい値電圧が十分低下していれ
ば、注入時のしきい値電圧は図２中の曲線Ｃ３に従い変
化する。
ル、すなわち単位時間当りトンネル酸化膜２中を最も多
くのＦ−Ｎトンネル電流が流れるメモリセルは、制御ゲ
ート電極・基板間に正の電圧を印加して浮遊ゲート電極
に電子を注入した場合、注入スピードは他のメモリセル
より速い。仮にしきい値電圧が十分低下していれば、注
入時のしきい値電圧変化は図２中の曲線Ｃ４に従う。ま
た、最も消去動作の遅いメモリセル、すなわち単位時間
当りトンネル酸化膜２中を最も少ないＦ−Ｎトンネル電
流が流れるメモリセルは前述の注入スピードも他のメモ
リセルより遅く、仮にしきい値電圧が十分低下していれ
ば、注入時のしきい値電圧は図２中の曲線Ｃ３に従い変
化する。
【００１９】そこで、前述のＦ―Ｎトンネル電流による
データ消去に引き続き、ドレイン電極Ｄ，ソース電極
Ｓ，基板Ｓｕｂを０Ｖに設定したまま、制御ゲート電極
ＣＧに電圧１４Ｖ，パルス幅０．１秒のパルスを印加
し、Ｆ―Ｎトンネル電流による浮遊ゲート電極ＦＧヘの
電子の注入を行う。この注入条件は、最も注入スピード
の速いメモリセルのしきい値電圧が３Ｖになる条件であ
る。この時、最も消去動作の速いメモリセルのしきい値
電圧は、図２中の曲線Ｃ４に従い３Ｖになる。しかしな
がら、最も消去動作の遅いメモリセルでは、しきい値電
圧はすでに３Ｖ（前述のデータ消去時のパルス幅０．０
１秒のパルス印加後）であり、制御ゲート電極ＣＧに１
４Ｖ，０．１秒のパルスを印加しても、Ｆ―Ｎトンネル
電流による浮遊ゲート電極ＦＧヘの電子の注入は行われ
ないので、しきい値電圧は３Ｖのままである。最も消去
動作の遅いメモリセルでは、Ｆ―Ｎトンネル電流による
浮遊ゲート電極ＦＧヘの電子の注入はパルス幅０．１秒
以上にしないと行われない（図２中曲線Ｃ３参照）の
で、しきい値電圧は３Ｖ近辺に収束し、しきい値電圧の
ばらつきの抑制ができる。
データ消去に引き続き、ドレイン電極Ｄ，ソース電極
Ｓ，基板Ｓｕｂを０Ｖに設定したまま、制御ゲート電極
ＣＧに電圧１４Ｖ，パルス幅０．１秒のパルスを印加
し、Ｆ―Ｎトンネル電流による浮遊ゲート電極ＦＧヘの
電子の注入を行う。この注入条件は、最も注入スピード
の速いメモリセルのしきい値電圧が３Ｖになる条件であ
る。この時、最も消去動作の速いメモリセルのしきい値
電圧は、図２中の曲線Ｃ４に従い３Ｖになる。しかしな
がら、最も消去動作の遅いメモリセルでは、しきい値電
圧はすでに３Ｖ（前述のデータ消去時のパルス幅０．０
１秒のパルス印加後）であり、制御ゲート電極ＣＧに１
４Ｖ，０．１秒のパルスを印加しても、Ｆ―Ｎトンネル
電流による浮遊ゲート電極ＦＧヘの電子の注入は行われ
ないので、しきい値電圧は３Ｖのままである。最も消去
動作の遅いメモリセルでは、Ｆ―Ｎトンネル電流による
浮遊ゲート電極ＦＧヘの電子の注入はパルス幅０．１秒
以上にしないと行われない（図２中曲線Ｃ３参照）の
で、しきい値電圧は３Ｖ近辺に収束し、しきい値電圧の
ばらつきの抑制ができる。
【００２０】図３は本発明の第２の実施例を説明するた
めのメモリセルのデータ消去時の各電極への電圧印加の
タイミング図である。以下、データ消去時の処置経過に
したがって説明する。
めのメモリセルのデータ消去時の各電極への電圧印加の
タイミング図である。以下、データ消去時の処置経過に
したがって説明する。
【００２１】まず各メモリセルのドレイン電極Ｄ，ソー
ス電極Ｓ，基板Ｓｕｂを５Ｖに設定し、制御ゲート電極
ＣＧに電圧−１４Ｖ，パルス０．０１秒のパルスを印加
し、Ｆ−Ｎトンネル電流により浮遊ゲート電極ＦＧに蓄
積されていた電子を排除する。 このＦ−Ｎトンネル電
流によるデータ消去に引き続き、ドレイン電極Ｄ，ソー
ス電極Ｓ，基板Ｓｕｂを−５Ｖに設定して，制御ゲート
電極ＣＧに電圧９Ｖ，パルス幅０．１秒のパルスを印加
し、Ｆ−Ｎトンネル電流による浮遊ゲート電極ＦＧへの
電子の注入を行う。
ス電極Ｓ，基板Ｓｕｂを５Ｖに設定し、制御ゲート電極
ＣＧに電圧−１４Ｖ，パルス０．０１秒のパルスを印加
し、Ｆ−Ｎトンネル電流により浮遊ゲート電極ＦＧに蓄
積されていた電子を排除する。 このＦ−Ｎトンネル電
流によるデータ消去に引き続き、ドレイン電極Ｄ，ソー
ス電極Ｓ，基板Ｓｕｂを−５Ｖに設定して，制御ゲート
電極ＣＧに電圧９Ｖ，パルス幅０．１秒のパルスを印加
し、Ｆ−Ｎトンネル電流による浮遊ゲート電極ＦＧへの
電子の注入を行う。
【００２２】この実施例においては、各電極に印加され
る電圧の絶対値が第１の実施例と異なるが、各電極間の
相対電圧および効果は第１の実施例と全く同一である。
しかしこの第２の実施例では、各電極に印加される電圧
の絶対値が第１の実施例より低くくなるので、耐電圧お
よび電源等において第１の実施例より有利である。
る電圧の絶対値が第１の実施例と異なるが、各電極間の
相対電圧および効果は第１の実施例と全く同一である。
しかしこの第２の実施例では、各電極に印加される電圧
の絶対値が第１の実施例より低くくなるので、耐電圧お
よび電源等において第１の実施例より有利である。
【００２３】これら実施例においては、半導体基板とし
てＰ型シリコン基板を用いたが、他の種類の半導体基板
を用いても良い。また、各電極に印加した電圧値も、デ
ータの消去、およびそれに続くＦ−Ｎトンネル電流によ
る消去後しきい値電圧のばらつきの抑制が行われれば、
他の電圧値を用いても良い。
てＰ型シリコン基板を用いたが、他の種類の半導体基板
を用いても良い。また、各電極に印加した電圧値も、デ
ータの消去、およびそれに続くＦ−Ｎトンネル電流によ
る消去後しきい値電圧のばらつきの抑制が行われれば、
他の電圧値を用いても良い。
【００２４】
【発明の効果】以上説明したように本発明は、データ消
去後にＦ−Ｎトンネル電流を用いた浮遊ゲート電極３へ
の電子注入を所定の時間行う構成としたので、データ消
去後のしきい値電圧のばらつきを抑制でき、かつしきい
値電圧を一定値にそろえる際に、Ｆ−Ｎトンネル電流の
みを用いるため、各拡散層と基板間の接合耐圧の低下が
生じないという効果がある。また、消去後しきい値電圧
をそろえる際に発生する電流は、浮遊ゲート電極へ流れ
込む電子のみであるので消費電力を低減できる効果があ
る。
去後にＦ−Ｎトンネル電流を用いた浮遊ゲート電極３へ
の電子注入を所定の時間行う構成としたので、データ消
去後のしきい値電圧のばらつきを抑制でき、かつしきい
値電圧を一定値にそろえる際に、Ｆ−Ｎトンネル電流の
みを用いるため、各拡散層と基板間の接合耐圧の低下が
生じないという効果がある。また、消去後しきい値電圧
をそろえる際に発生する電流は、浮遊ゲート電極へ流れ
込む電子のみであるので消費電力を低減できる効果があ
る。
【図１】本発明の第１の実施例を説明するためのメモリ
セルの回路図およびそのデータ消去時の各電極への電圧
印加のタイミング図である。
セルの回路図およびそのデータ消去時の各電極への電圧
印加のタイミング図である。
【図２】Ｆ−Ｎトンネル電流によるデータ消去時のおよ
び浮遊ゲートへの電子注入時の，メモリセルしきい値電
圧の時間変化を示す特性図である。
び浮遊ゲートへの電子注入時の，メモリセルしきい値電
圧の時間変化を示す特性図である。
【図３】本発明の第２の実施例を説明するためのメモリ
セルのデータ消去時の各電極への電圧印加のタイミング
図である。
セルのデータ消去時の各電極への電圧印加のタイミング
図である。
【図４】データ消去対象の不揮発性半導体記憶装置のメ
モリセルの回路図およびその構造を示す断面図である。
モリセルの回路図およびその構造を示す断面図である。
【図５】従来の不揮発性半導体記憶装置のデータ消去方
法におけるメモリセルのゲート電流対浮遊ゲート電圧，
制御ゲート電圧の特性図である。
法におけるメモリセルのゲート電流対浮遊ゲート電圧，
制御ゲート電圧の特性図である。
【図６】従来の不揮発性半導体記憶装置のデータ消去方
法を説明するためのメモリセルのデータ消去時の各電極
への電圧印加のタイミング図である。
法を説明するためのメモリセルのデータ消去時の各電極
への電圧印加のタイミング図である。
１ Ｐ型シリコン基板 ２ トンネル酸化膜 ３ 層間絶縁膜 ＣＧ 制御ゲート電極 Ｄ ドレイン電極 ＦＧ 浮遊ゲート電極 Ｓ ソース電極 Ｓｕｂ 基板
Claims (1)
- 【請求項１】 Ｐ型（又はＮ型）の半導体基板にソース
電極，ドレイン電極，浮遊ゲート電極，及び制御ゲート
電極を備えて形成された電界効果トランジスタを不揮発
性のメモリセルとして多数配列した不揮発性半導体記憶
装置の、前記多数の電界効果トランシスタのうち、Ｆ−
Ｎトンネル電流によるデータ消去動作の最も遅いものの
しきい値電圧が設定されたデータ消去状態の範囲内のデ
ータ書込み状態に最も近接した値となるように第１の時
間だけ同電位に設定した前記半導体基板，ソース電極お
よびドレイン電圧に対して負（又は正）の第１の電圧を
前記制御ゲート電極に印加し、次に前記多数の電界効果
トランジスタのうちのＦ−Ｎトンネル電流によるデータ
書込み動作の最も速いもののしきい値電圧が前記データ
消去状態の範囲内のデータ書込み状態に最も近接した値
になるように第２の時間だけ同電位に設定した前記半導
体基板，ソース電極およびドレイン電極に対して正（又
は負）の第２の電圧を前記制御ゲート電極に印加し前記
多数の電界効果トランジスタをデータ消去状態とするこ
とを特徴とする不揮発性半導体記憶装置のデータ消去方
法。
Priority Applications (5)
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|---|---|---|---|
| JP30343192A JP2871355B2 (ja) | 1992-11-13 | 1992-11-13 | 不揮発性半導体記憶装置のデータ消去方法 |
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| US08/150,809 US5412608A (en) | 1992-11-13 | 1993-11-12 | Method of erasing data on non-volatile semi-conductor memory |
| DE69321685T DE69321685T2 (de) | 1992-11-13 | 1993-11-12 | Datenlöschverfahren in einem nicht-flüchtigen Halbleiterspeicher |
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| JP30343192A JP2871355B2 (ja) | 1992-11-13 | 1992-11-13 | 不揮発性半導体記憶装置のデータ消去方法 |
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