JP4422936B2 - ツインｍｏｎｏｓメモリアレイの消去方法 - Google Patents
ツインｍｏｎｏｓメモリアレイの消去方法 Download PDFInfo
- Publication number
- JP4422936B2 JP4422936B2 JP2001371370A JP2001371370A JP4422936B2 JP 4422936 B2 JP4422936 B2 JP 4422936B2 JP 2001371370 A JP2001371370 A JP 2001371370A JP 2001371370 A JP2001371370 A JP 2001371370A JP 4422936 B2 JP4422936 B2 JP 4422936B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- gate
- monos memory
- twin monos
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に不揮発性メモリを消去する方法に関する。
【０００２】
【従来の技術】
金属−酸化物−窒化物−酸化物−半導体（ＭＯＮＯＳ）メモリは、デバイスの縮小化の改善と、金属−酸化物−窒化物−半導体（ＭＮＯＳ）といったデバイスの再現性の改善のために提案されており、同時に低電圧書き換え可能デバイスを提供する。不揮発性メモリセルに使用されるＭＯＮＯＳデバイスでは、窒化物膜内に位置するキャリア捕獲サイトが、キャリアを電気情報として捕獲して格納するために使われる。
【０００３】
イー．スズキ（E.Suzuki）らの論文「ＭＯＮＯＳ構造を有する低電圧書き換え可能ＥＥＰＲＯＭ」（A Low Voltage Alterable EEPROM with Metal Oxide Nitride Oxide Semiconductor (MONOS)Structure）電子デバイスに関するＩＥＥＥトランザクション（IEEE Transactions on Electron Devices），Ｖｏｌ．ＥＤ−３０，Ｎｏ．２，１９８３年２月，１２２〜１２８頁では、捕獲サイトへの電子の直接的トンネル注入による当該捕獲サイトに対する電子の書込み／消去について述べられている。ワイ．タルイ（Y.Tarui）らの論文「電気的に再プログラミング可能な不揮発性半導体メモリ」（Electrically Reprogrammable Nonvolatile Semiconductor Memory）固体回路のＩＥＥＥジャーナル（IEEE Journal of Solid State Circuit），Ｖｏｌ．ＳＣ−７，Ｎｏ．５，１９９２年１０月，３６９〜３７５頁では、より良好な保持特性のためのより厚い底部酸化物を有する単一ゲートＭＯＮＯＳメモリのプログラミングについて述べられている。ティー．ワイ．チャン（T.Y.Chan）らの「真の単一トランジスタ酸化物窒化物酸化物ＥＥＰＲＯＭデバイス」（A True Single Transistor Oxide Nitride Oxide EEPROM Device）ＩＥＥＥ電子デバイスレター（IEEE Electron Device Letters），Ｖｏｌ．ＥＤＬ−８，Ｎｏ．３，１９８７年３月，９３〜９５頁では、単一トランジスタデバイスは、ソースに近いチャネルが元のしきい電圧を保持し、それによって選択トランジスタの必要性を無くす、ドレインに近い短い領域に電子を格納することについて述べられている。ビー．エイタン（B.Eitan）らの「ＮＲＯＭ，２ビット、捕獲記憶ＮＶＭセルは、フローティングゲートセルに真のチャレンジを与え得るか」（Can NROM, a 2 Bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells）、固体素子および材料会議１９９９年予稿集（Extended Abstract,1999 Conference on Solid State Devices and Materials）、１９９９年、東京、５２２〜５２４頁では、ＮＲＯＭコンセプトは、拡散領域のエッジの一方側を選択してＯＮＯ誘電体に電荷を格納することと、接合端部におけるバンド間トンネル効果によって生成されるホール注入によって消去することとに向けられている。高密度を維持しながら選択（ワード）ゲートデバイスによってＯＮＯ記憶デバイスを分離するツインＭＯＮＯＳデバイス構造は、米国特許第６，２５５，１６６Ｂ１号と米国特許出願第０９／５９５，０５９号とに記載されている。２００１年３月１日の日付で、前記特許および出願と同一の譲受人に譲渡された特許出願通番第０９／７９５，１８６号では、ホール注入とＦ−Ｎ電子放出との二つの消去方法を提供している。
【０００４】
従来技術では、消去は、ＯＮＯ窒化物捕獲サイトからの電子放出によって、電子捕獲サイトへのホール注入によって、あるいはこれら二つの機構の組合せによって達成される。ホットホール注入は、高電圧拡散領域と接地された基板との間の接合端部にホールが生成されたときに始まる。ホールはメモリ窒化物内に注入され、捕獲された電子の電荷を打ち消す。ホール注入は、ファウラー・ノルドハイム（Fowler Nordheim）・トンネル効果による電子放出よりも低い電圧を必要とする。しかしながらホール注入は主として、接合端部の上方の領域に局所化され、電子が捕獲された窒化物層の全長にわたって消去することはできない。これは、従来技術が効果的な消去のために、ホール注入と電子放出（Ｆ−Ｎトンネル効果による）との組合せを必要とした理由である。しかしながら、従来技術のツインＭＯＮＯＳデバイスは、制御ゲートメモリチャネル長が非常に短い。
【０００５】
【発明が解決しようとする課題】
図１は、従来技術のツインＭＯＮＯＳセル構造を示しており、その内部に二つのＮ＋拡散領域４１、４２が存在し、上方に二つの制御ゲート６１、６２が存在し、その間にワードゲート６３が存在する。基板２０はｐ型であって、窒化物捕獲層５１ｔ、５２ｔは、記憶のために制御ゲート６１、６２の下に電子を格納する。図１に示したツインＭＯＮＯＳセルでは、消去は、バンド間生成により発生したホールを使ったホール注入によって行われる。捕獲層５１ｔ、５２ｔのＯＮＯ捕獲サイトに捕獲された電子は、バンド間トンル効果によってＮ＋接合端部４１、４２に生成された注入ホールによって中和される。
【０００６】
バイアス条件は一般に、Ｎ＋拡散領域４１、４２に対してはＶｂ＝＋４〜＋５Ｖ、制御ゲート６１、６２に対してはＶｃｇ＝−１〜−３ボルトであるが、ワードゲート６３は、図２ａに示すように接地される。ホール注入のためにＯＮＯ膜両端に必要とする電圧は約５〜６メガボルト／ｃｍである。しかしながら電子より重いホールは、プログラミング・消去のサイクルを何回も繰り返した後では酸化物絶縁体に対してより大きな損傷を引き起し、また捕獲サイトを生成するので、しきいウィンドウには悪影響が在る。
【０００７】
ホール注入は、バンド間のホットホール生成を減少させることによって軽減できる。Ｎ＋拡散領域４１、４２に印加される電位と同じ正電位、すなわち図２ｂに示すようにＶｂ＝Ｖｓｕｂ＝＋４〜＋５ボルトがｐ基板２０に印加されると、バンド間トンネル効果によるホール発生は抑制される。一旦、基板と制御ゲート電圧との間の電位が十分に大きくなると（＞８〜１０メガボルト／ｃｍ）、捕獲サイト（５１ｔ、５２ｔ）からの電子は、ファウラー・ノルドハイム（ＦＮ）トンネル効果によってシリコン領域３１、３２内に放出される。しかしながら、このＦＮ消去手法は、各メモリセルブロックを周辺デバイスから分離するために、正電圧をバイアスされる三重ウエル（ｐ基板上のｎウエル内のｐウエル）を必要とする。この三重ウエルは深くなければならないので、各ブロックの三重ウエルによる分離は、集積密度に大きな不利を招くことになる。
【０００８】
これらの方法では、消去は、制御ゲート電圧と拡散領域電圧とによって決定される。制御線とビット線（拡散領域に接続される）とが互いに平行に走るようにメモリセルが配置されている場合には、消去ブロックサイズを確定するために、セルアレイを選択トランジスタによって電気的に分割するか、制御線、ビット線を物理的に分割することが必要である。このアレイ分割は、集積密度に強い影響を与える可能性がある。
【０００９】
本発明の目的は、選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させるか、もしくは消去電圧要件を引き下げることである。
【００１０】
本発明の目的はまた、選択されたメモリの制御ゲートに隣接するワードゲートに正電圧を印加して、基板に向かうメモリ制御ゲート下のホールを減少させることによって、微細化ツインＭＯＮＯＳセルの消去速度を減少させることである。
【００１１】
本発明の他の目的は、選択されるメモリのワードゲートに負電圧を印加することによって、大きなブロックサイズでの消去の代わりにメモリアレイ内のワード線単位の消去をすることである。
【００１２】
本発明の更なる目的は、ワードゲートと、対向する制御ゲートと、対向する制御ゲート拡散領域とに正電位を印加することにより、制御ゲート下のメモリチャネルに隣接する正のワードチャネルの電位を与えることによって、正常な消去条件におけるセルの消去を抑制することである。
【００１３】
本発明の更に他の目的は、ワードゲート電圧と制御ゲート電圧とビット拡散領域電圧の選択によってメモリアレイ内の１セル消去（または２セル消去）を達成することである。
【００１４】
本発明の他の目的はまた、正のワードゲート電圧と正のワードチャネル電位と、適当なワードゲートと制御ゲートとビット拡散領域との選択とによって、Ｆ−Ｎ様の消去機構を援用し、ホール注入を減少させて書換え耐性を向上させることである。
【００１５】
本発明の更なる目的は、プログラムディスターブ（プログラム時に非選択ビットの内容が変化してしまうこと）を最小にするために、非選択ワード線に対して負電圧を使用することである。
【００１６】
【課題を解決するための手段】
本発明の第１の実施形態は、制御ゲートチャネル長さがほぼ５０ｎｍ未満であって、ホールの平均自由行程の数倍未満であるツインＭＯＮＯＳメモリデバイスのワードゲートに正電圧と負電圧とを印加することによって、５桁を超える大きさの範囲に亘って消去速度を制御する方法を提供する。ツインＭＯＮＯＳメモリセルの制御ゲートチャネル長は極めて短く、電子やホールの平均自由行程の数倍未満である。これはサイドウォール（側壁）利用技術の結果であり、この極めて短い制御ゲートチャネル長のため、ツインＭＯＮＯＳメモリセルの消去動作は、隣接するワードゲートチャネルの電位に大きく影響される。隣接ワードゲートの電位は、メモリ制御ゲート下の接合端部に生成される高エネルギーホールの分布に直接影響を及ぼす。本発明は、消去中およびプログラミング中に、制御ゲートチャネルに隣接するワードチャネルの電位に影響が及ぶようにワードゲート電圧を効果的に使用する。もし、制御ゲートチャネル長が電子やホールの平均自由行程の数倍より長い約１００ｎｍ以上であれば、ワードチャネル電位が隣接チャネルに影響を及ぼすことはなく、本発明で与えられる方式は有効でなくなるであろうということに留意すべきである。
【００１７】
本発明の第２の実施形態では、ブロック消去は、ワード線の選択によって確定される。消去すべきブロックは、単一のワード線と同じ規模に、あるいは多数のワード線と同じ規模にできる。選択ワード線の制御ゲートの下に在って、負にバイアスされた制御ゲートに関連する窒化物捕獲領域は、選択ワード線への負電圧印加と同時に消去される。正にバイアスされた非選択ワード線の制御ゲートの下に在る窒化物捕獲領域は消去されない。
【００１８】
本発明の第３の実施形態では単一セル消去が提供される。単一ＭＯＮＯＳセルは、隣接する二つの窒化物捕獲サイト（記憶サイト）を含んでいる。２つの両記憶サイトは、選択ワード線上で、それぞれに関連する制御ゲートに負電圧を印加することによって消去される。同じ制御線とビット線とを共用する他の記憶サイトは、これらのセルに関連する非選択ワード線が正電圧にバイアスされていれば消去されない。
【００１９】
本発明の第４の実施形態では、メモリセルの書換え耐性を増加させることが可能な、より低速で、より高信頼の消去方法が提供される。これは、ワード線電圧を使用するＦ−Ｎに類似した消去方法である。メモリセルの基板のバイアスは不要である。ワード線およびビット線は正電圧に上げられ、制御ゲートは負電圧にバイアスされる。これは、捕獲サイトを生成するＯＮＯ膜を横切る高い電界を生成する。これらの電圧は、ホール注入に必要とされるよりも高い電界を生成するように選択される。接合におけるホール注入は、ワード線電圧を高くすることにより抑制される。
【００２０】
本発明の第５の実施形態では、非選択セルのプログラムディスターブが改善される。これは、非選択ワード線の電圧を小さい負電圧に下げることによって達成される。これは、ディスターブの始まる時間を数秒にまで改善することができる。この改善は、右隣のビット線の電圧を増加させることによっても得られる。
【００２１】
【発明の実施の形態】
図３ａのメモリセル断面図では、一つのワードゲート６３に隣接する二つの制御ゲート６１、６２は独立に、Ｖｃｇｕ（左側、非選択）とＶｃｇｓ（右側、選択）とにバイアスされる。これら二つの制御ゲート６１、６２の下にはそれぞれ、窒化物捕獲サイト５１ｔ、５２ｔが形成されている。左右の拡散領域（導電領域）４１、４２はそれぞれ、ＶｂｕとＶｂｓとにバイアスされる。右側の制御ゲート６２は目標メモリ要素であって、ＯＮＯ内の窒化物捕獲サイトは、ＣＨＥにより電子で満たされている。この消去実験中、目標である右側の制御ゲート６２は、Ｖｃｇｓ＝約−３Ｖにバイアスされており、右側の拡散領域４２は、Ｖｂｓ＝約４Ｖ（Ｖｂｓの範囲は約３．５〜５Ｖの範囲であり得る）にバイアスされている。ワードゲート６３および基板２０は接地されている。左の非選択側では、制御ゲート６１と拡散領域４１とがそれぞれ、Ｖｃｇｕ＝約４ＶとＶｂｕ＝約４Ｖとにバイアスされている。
【００２２】
図３ｂは、しきい電圧を時間の関数として示している。異なるワードゲート電圧Ｖwordに関して三つの曲線が示されている。制御ゲート、拡散領域および基板に関するその他の電圧条件のすべては、Ｖｃｇｕ＝４Ｖ、Ｖｃｇｓ＝−３Ｖ、Ｖｂｕ＝４Ｖ、Ｖｂｓ＝４Ｖ、Ｖｓｕｂ＝０に固定されている。Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。これに対して、ワードゲートの電圧を正の電位Ｖword＝２Ｖに上げると、左側の拡散領域４１の電圧の一部は、目標制御ゲートのチャネルに隣接するワードゲートチャネルエッジを抜けることができる。この通り抜ける電圧は、Ｖword（＝２Ｖ）からワードゲートデバイスのしきい値（約１Ｖ）をマイナスした値となるであろう。ワードゲート電圧がワードゲートチャネルの電圧を制限するので、非選択ビット線の電圧が１Ｖより高いことは現実的には必要でない。実験データによれば、ワードゲートへ２Ｖを印加することによって生成された１Ｖの正のワードゲートチャネル電圧は、消去速度を約１０００倍だけ減速する。したがって、選択制御ゲートと選択拡散領域とがそれぞれ−３Ｖと＋４Ｖとにバイアスされる正常な消去条件下では、極めて短い制御ゲートチャネル長を有するメモリセルにおいて、正のワードゲート電圧が効果的に使用されている場合、消去は抑制できる。選択制御ゲートおよび選択拡散領域のバイアスが上記正常の消去条件下でワードゲートに負のバイアスを印加すると、消去は条件を加速できる。本発明の第１の実施形態では、非選択制御ゲートは、正の電圧Ｖｃｇｕ＝４にバイアスされた。非選択制御ゲート電圧とワードゲート電圧とを上昇させることによって、選択されない拡散領域側から幾らかの正電圧が渡される。しかしながら、もし非選択制御ゲートがゼロまたは負電圧（Ｖｃｇｕ＝０または−３Ｖ：選択制御ゲート電圧Ｖｃｇｓと同じ）にバイアスされることになっていたとしても、正のワードゲート電圧は、消去速度に対して同じ抑制効果を持ち得る。ワードゲートを約３Ｖ〜４Ｖの正電圧にバイアスすることによって、ワードゲートチャネルは、容量的に結合して、選択制御ゲートチャネルからホールを反発させるように正の電位を供給する。
【００２３】
本発明の第２の実施形態では、消去ブロックは、制御線とビット線との選択に加えてワード線の選択によって確定される。ツインＭＯＮＯＳメモリセルアレイは、図４ａに示されており、この図でメモリセルは、行と列とに配列され、そこでワードゲートはワード線によって水平に接続され、制御ゲートおよび拡散領域は、それぞれ制御線およびビット線によって垂直に接続される。このタイプのメモリアレイは、ビット拡散アレイと呼ばれるが、その理由は、単一の列内の隣接するメモリセルのビット線が拡散領域によって接続されるからである。所定のメモリアレイまたはサブアレイ内では、制御線は約−３Ｖ（−２Ｖから−４Ｖの範囲内のいずれか）にバイアスされ、ビット線は約４Ｖに上げられる。しかしながらワード線の選択によって更なる分割が可能である。選択ワード線には、ほぼ０〜−２．５Ｖの負電圧が印加され、非選択ワード線には、ほぼ２．５Ｖ〜４Ｖの正電圧が印加される。負にバイアスされたワードゲートに関連した制御ゲート下のＯＮＯメモリ膜領域５１ｔ、５２ｔは同時に消去され、正にバイアスされたワード線（２．５〜４Ｖ）に関連した制御ゲート下のＯＮＯメモリ膜領域５１ｔ、５２ｔは消去されない。このようにして、消去ブロックは、単一のワード線または複数のワード線と同じ規模になるように決定できる。制御線およびビット線のための選択ゲートが不要なので、レイアウト面積が節約される。
【００２４】
本発明の第３の実施形態は、ビット拡散構造のツインＭＯＮＯＳメモリアレイのための、電気的に単一セルレベルで消去する方法を提供する。図４ｂで単一メモリセル１００は、選択ビット線ＢＬｎと選択制御線ＣＧｎと選択ワード線ＷＬｎとの交点として選択される。選択ワード線ＷＬｎは負電圧（０Ｖ〜−２．５Ｖ）にバイアスされる。選択ビット線ＢＬｎは正電圧（約４Ｖ）にバイアスされる。選択制御線ＣＧｎは負電圧約−３Ｖ（−２Ｖ〜−４Ｖの範囲内）にバイアスされる。選択ビット線ＢＬｎと選択制御線ＣＧｎとを共用する他の非選択メモリセルは、ＷＬｎ＋１のような非選択ワード線に正電圧を印加することによって消去から保護できる（消去抑制と呼ぶ）。この正電圧は、約２．５Ｖ〜４Ｖの範囲内であり得る。この他の非選択制御線は正電圧（約３Ｖ）にバイアスされ、この他の非選択ビット線は正電圧（約２．５Ｖ〜５Ｖ）にバイアスされるべきである。正の制御ゲートバイアスを有する非選択セル１１０は、バンド間トンネル効果によって生成されたホールの数が僅かなので消去されない。このようにして選択的なビットレベルの消去が達成できる。
【００２５】
本発明の第４の実施形態では、メモリセルの書換え耐性を増加させる方法として、より信頼性は高いが、より低速度のＦ−Ｎに類似した方法が提示される。ワード線電圧を効果的に使用することによって、メモリセル基板にバイアスをかける必要がなくなり、したがって三重ウエルが必要でなく、面積が節約される。図４ｃは、この「近似的」なＦ−Ｎ消去のための電圧条件の例を示す。すべてのワード線は約４Ｖに上げられ、ビット線は約４Ｖに上げられ、制御線は約−５Ｖ〜−６Ｖにバイアスされる。本発明で与えられた電圧の全ては近似値であって、ある妥当な範囲に亘って変わり得るものであるが、この「近似的」なＦ−Ｎ消去とホール注入消去とに使われる電圧値には大きな差がある。「近似的」なＦ−Ｎ消去方法と前述のホットホール注入方法との間の差異は、電子放出のために、ＯＮＯ膜を交差する、より高い電界が必要とされることである。電子が窒化物トラップ５１ｔ、５２ｔから下方のチャネル内に放出されるために、ホール注入では約５〜６メガボルト／ｃｍが必要であるのに対して、Ｆ−Ｎ消去方法では約８メガボルト／ｃｍが必要とされる。接合でのホール生成を抑制するために、ワード線は、ホールを反発する下部チャネル電圧を容量的に結合するのに十分である約４Ｖの正電圧に上げられる。微細化の進展によりワードゲート長の寸法収縮し、拡散領域は互いに極めて近接しているので、ワードゲートチャネル下の電圧は、接地されたメモリ基板よりも正のドレイン電圧により近いであろう。この場合、ワードゲート電圧を増加させると、更に大きなＦ−Ｎ消去効果が得られるであろう。
【００２６】
本発明の第５実施形態では、選択セルのプログラミング中における非選択セルのプログラムディスターブが改善される。図５ａに示すように、プログラミングの目標セルは、選択制御線ＣＧｎ＋１と選択ビット線ＢＬｎ＋１と選択ワード線ＷＬｎとの交差点における左側のデバイスである。左隣のビット線ＢＬｎは接地され、選択ビット線ＢＬｎ＋１は４．５Ｖにバイアスされ、プログラミング電流を制御するために、選択ワードゲートＷＬｎはワードゲートしきい電圧よりも僅かに高い１．２Ｖに上げられる。非選択セルのプログラムディスターブの改善は、非選択ワード線ＷＬｎ＋１を−１Ｖのような僅かに負の電圧にバイアスすることによって得ることができる。プログラムディスターブは、負電圧印加の結果として０．１秒から数秒に改善されることが図５ｂから判る。選択ワード線ＷＬｎ上の目標制御線ＣＧｎ＋１の右側デバイスを保護するために、隣接するビット線ＢＬｎ＋２は２．２Ｖに上げられる。その結果、制御ゲートＣＧｎ＋１の右側のメモリセルのゲート（word）／ソース間電圧は−１Ｖ（＝１．２−２．２Ｖ）になる。この負電圧Ｖｇｓは、隣接セルをプログラムディスターブから保護する。負電圧をワードゲートに印加する代わりに、右隣のビット線ＢＬｎ＋１の電圧を僅かに増加させることによっても、同じ妨害保護効果を得ることができる。選択制御ゲートＣＧｎ＋１下の左側メモリ領域は、この方法ではＢＬｎ−１の電圧を上げることによってプログラミング妨害から保護できる。プログラムディスターブ改善の基本は、非選択メモリセルのゲート／ソース間電圧Ｖｇｓが０より低いことである。電圧Ｖｇｓは、ワード線の電圧（ゲート電圧に等しい）を下げることによって、あるいはビット線の電圧（ソース電圧に等しい）を上げることによって負にすることが出来る。負電圧Ｖｇｓの適値は、デバイス、漏れ電流、プロセス、回路の単純さ等の要因に基づいて決定される。
【００２７】
本発明はその好適な実施形態を参照して特定的に図示、説明されてきたが、本発明の精神と範囲から逸脱せずに形式や細部に種々の変更が可能であることは、本技術に精通する人々に理解されるであろう。
【図面の簡単な説明】
本発明は、下記の付属図面を参照して説明される。
【図１】従来技術のツインＭＯＮＯＳセル構造のダイアグラムである。
【図２ａ】拡散領域端部におけるバンド間トンネル効果によるホール注入消去のための従来技術のバイアス条件を示す。
【図２ｂ】ビット電圧を基板に印加することによるファウラー・ノルドハイム・トンネル効果消去のための従来技術のバイアス条件を示す。
【図３ａ】本発明のホール注入による消去特性に対するワードゲート電位の影響を測定するためのバイアス条件を示す。
【図３ｂ】本発明の種々のワードチャネル条件に関するＭＯＮＯＳセルの右側制御ゲートのしきい電圧を示す。
【図４ａ】ワード線消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図４ｂ】単一ペアセル消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図４ｃ】より良好な書換え耐性を得られる、ＦＮに類似したブロック消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図５ａ】プログラムディスターブを最小にするための、非選択ワード線電圧条件を有する本発明の概略ダイアグラムを示す。
【図５ｂ】非選択ワードゲートの負のバイアスによるプログラムディスターブの改善に関する実験データを示す。
【符号の説明】
２０……基板、３１，３２……シリコン領域、４１，４２……拡散領域、５１ｔ，５２ｔ……窒化物捕獲サイト、６１，６２……制御ゲート、６３……ワードゲート
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に不揮発性メモリを消去する方法に関する。
【０００２】
【従来の技術】
金属−酸化物−窒化物−酸化物−半導体（ＭＯＮＯＳ）メモリは、デバイスの縮小化の改善と、金属−酸化物−窒化物−半導体（ＭＮＯＳ）といったデバイスの再現性の改善のために提案されており、同時に低電圧書き換え可能デバイスを提供する。不揮発性メモリセルに使用されるＭＯＮＯＳデバイスでは、窒化物膜内に位置するキャリア捕獲サイトが、キャリアを電気情報として捕獲して格納するために使われる。
【０００３】
イー．スズキ（E.Suzuki）らの論文「ＭＯＮＯＳ構造を有する低電圧書き換え可能ＥＥＰＲＯＭ」（A Low Voltage Alterable EEPROM with Metal Oxide Nitride Oxide Semiconductor (MONOS)Structure）電子デバイスに関するＩＥＥＥトランザクション（IEEE Transactions on Electron Devices），Ｖｏｌ．ＥＤ−３０，Ｎｏ．２，１９８３年２月，１２２〜１２８頁では、捕獲サイトへの電子の直接的トンネル注入による当該捕獲サイトに対する電子の書込み／消去について述べられている。ワイ．タルイ（Y.Tarui）らの論文「電気的に再プログラミング可能な不揮発性半導体メモリ」（Electrically Reprogrammable Nonvolatile Semiconductor Memory）固体回路のＩＥＥＥジャーナル（IEEE Journal of Solid State Circuit），Ｖｏｌ．ＳＣ−７，Ｎｏ．５，１９９２年１０月，３６９〜３７５頁では、より良好な保持特性のためのより厚い底部酸化物を有する単一ゲートＭＯＮＯＳメモリのプログラミングについて述べられている。ティー．ワイ．チャン（T.Y.Chan）らの「真の単一トランジスタ酸化物窒化物酸化物ＥＥＰＲＯＭデバイス」（A True Single Transistor Oxide Nitride Oxide EEPROM Device）ＩＥＥＥ電子デバイスレター（IEEE Electron Device Letters），Ｖｏｌ．ＥＤＬ−８，Ｎｏ．３，１９８７年３月，９３〜９５頁では、単一トランジスタデバイスは、ソースに近いチャネルが元のしきい電圧を保持し、それによって選択トランジスタの必要性を無くす、ドレインに近い短い領域に電子を格納することについて述べられている。ビー．エイタン（B.Eitan）らの「ＮＲＯＭ，２ビット、捕獲記憶ＮＶＭセルは、フローティングゲートセルに真のチャレンジを与え得るか」（Can NROM, a 2 Bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells）、固体素子および材料会議１９９９年予稿集（Extended Abstract,1999 Conference on Solid State Devices and Materials）、１９９９年、東京、５２２〜５２４頁では、ＮＲＯＭコンセプトは、拡散領域のエッジの一方側を選択してＯＮＯ誘電体に電荷を格納することと、接合端部におけるバンド間トンネル効果によって生成されるホール注入によって消去することとに向けられている。高密度を維持しながら選択（ワード）ゲートデバイスによってＯＮＯ記憶デバイスを分離するツインＭＯＮＯＳデバイス構造は、米国特許第６，２５５，１６６Ｂ１号と米国特許出願第０９／５９５，０５９号とに記載されている。２００１年３月１日の日付で、前記特許および出願と同一の譲受人に譲渡された特許出願通番第０９／７９５，１８６号では、ホール注入とＦ−Ｎ電子放出との二つの消去方法を提供している。
【０００４】
従来技術では、消去は、ＯＮＯ窒化物捕獲サイトからの電子放出によって、電子捕獲サイトへのホール注入によって、あるいはこれら二つの機構の組合せによって達成される。ホットホール注入は、高電圧拡散領域と接地された基板との間の接合端部にホールが生成されたときに始まる。ホールはメモリ窒化物内に注入され、捕獲された電子の電荷を打ち消す。ホール注入は、ファウラー・ノルドハイム（Fowler Nordheim）・トンネル効果による電子放出よりも低い電圧を必要とする。しかしながらホール注入は主として、接合端部の上方の領域に局所化され、電子が捕獲された窒化物層の全長にわたって消去することはできない。これは、従来技術が効果的な消去のために、ホール注入と電子放出（Ｆ−Ｎトンネル効果による）との組合せを必要とした理由である。しかしながら、従来技術のツインＭＯＮＯＳデバイスは、制御ゲートメモリチャネル長が非常に短い。
【０００５】
【発明が解決しようとする課題】
図１は、従来技術のツインＭＯＮＯＳセル構造を示しており、その内部に二つのＮ＋拡散領域４１、４２が存在し、上方に二つの制御ゲート６１、６２が存在し、その間にワードゲート６３が存在する。基板２０はｐ型であって、窒化物捕獲層５１ｔ、５２ｔは、記憶のために制御ゲート６１、６２の下に電子を格納する。図１に示したツインＭＯＮＯＳセルでは、消去は、バンド間生成により発生したホールを使ったホール注入によって行われる。捕獲層５１ｔ、５２ｔのＯＮＯ捕獲サイトに捕獲された電子は、バンド間トンル効果によってＮ＋接合端部４１、４２に生成された注入ホールによって中和される。
【０００６】
バイアス条件は一般に、Ｎ＋拡散領域４１、４２に対してはＶｂ＝＋４〜＋５Ｖ、制御ゲート６１、６２に対してはＶｃｇ＝−１〜−３ボルトであるが、ワードゲート６３は、図２ａに示すように接地される。ホール注入のためにＯＮＯ膜両端に必要とする電圧は約５〜６メガボルト／ｃｍである。しかしながら電子より重いホールは、プログラミング・消去のサイクルを何回も繰り返した後では酸化物絶縁体に対してより大きな損傷を引き起し、また捕獲サイトを生成するので、しきいウィンドウには悪影響が在る。
【０００７】
ホール注入は、バンド間のホットホール生成を減少させることによって軽減できる。Ｎ＋拡散領域４１、４２に印加される電位と同じ正電位、すなわち図２ｂに示すようにＶｂ＝Ｖｓｕｂ＝＋４〜＋５ボルトがｐ基板２０に印加されると、バンド間トンネル効果によるホール発生は抑制される。一旦、基板と制御ゲート電圧との間の電位が十分に大きくなると（＞８〜１０メガボルト／ｃｍ）、捕獲サイト（５１ｔ、５２ｔ）からの電子は、ファウラー・ノルドハイム（ＦＮ）トンネル効果によってシリコン領域３１、３２内に放出される。しかしながら、このＦＮ消去手法は、各メモリセルブロックを周辺デバイスから分離するために、正電圧をバイアスされる三重ウエル（ｐ基板上のｎウエル内のｐウエル）を必要とする。この三重ウエルは深くなければならないので、各ブロックの三重ウエルによる分離は、集積密度に大きな不利を招くことになる。
【０００８】
これらの方法では、消去は、制御ゲート電圧と拡散領域電圧とによって決定される。制御線とビット線（拡散領域に接続される）とが互いに平行に走るようにメモリセルが配置されている場合には、消去ブロックサイズを確定するために、セルアレイを選択トランジスタによって電気的に分割するか、制御線、ビット線を物理的に分割することが必要である。このアレイ分割は、集積密度に強い影響を与える可能性がある。
【０００９】
本発明の目的は、選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させるか、もしくは消去電圧要件を引き下げることである。
【００１０】
本発明の目的はまた、選択されたメモリの制御ゲートに隣接するワードゲートに正電圧を印加して、基板に向かうメモリ制御ゲート下のホールを減少させることによって、微細化ツインＭＯＮＯＳセルの消去速度を減少させることである。
【００１１】
本発明の他の目的は、選択されるメモリのワードゲートに負電圧を印加することによって、大きなブロックサイズでの消去の代わりにメモリアレイ内のワード線単位の消去をすることである。
【００１２】
本発明の更なる目的は、ワードゲートと、対向する制御ゲートと、対向する制御ゲート拡散領域とに正電位を印加することにより、制御ゲート下のメモリチャネルに隣接する正のワードチャネルの電位を与えることによって、正常な消去条件におけるセルの消去を抑制することである。
【００１３】
本発明の更に他の目的は、ワードゲート電圧と制御ゲート電圧とビット拡散領域電圧の選択によってメモリアレイ内の１セル消去（または２セル消去）を達成することである。
【００１４】
本発明の他の目的はまた、正のワードゲート電圧と正のワードチャネル電位と、適当なワードゲートと制御ゲートとビット拡散領域との選択とによって、Ｆ−Ｎ様の消去機構を援用し、ホール注入を減少させて書換え耐性を向上させることである。
【００１５】
本発明の更なる目的は、プログラムディスターブ（プログラム時に非選択ビットの内容が変化してしまうこと）を最小にするために、非選択ワード線に対して負電圧を使用することである。
【００１６】
【課題を解決するための手段】
本発明の第１の実施形態は、制御ゲートチャネル長さがほぼ５０ｎｍ未満であって、ホールの平均自由行程の数倍未満であるツインＭＯＮＯＳメモリデバイスのワードゲートに正電圧と負電圧とを印加することによって、５桁を超える大きさの範囲に亘って消去速度を制御する方法を提供する。ツインＭＯＮＯＳメモリセルの制御ゲートチャネル長は極めて短く、電子やホールの平均自由行程の数倍未満である。これはサイドウォール（側壁）利用技術の結果であり、この極めて短い制御ゲートチャネル長のため、ツインＭＯＮＯＳメモリセルの消去動作は、隣接するワードゲートチャネルの電位に大きく影響される。隣接ワードゲートの電位は、メモリ制御ゲート下の接合端部に生成される高エネルギーホールの分布に直接影響を及ぼす。本発明は、消去中およびプログラミング中に、制御ゲートチャネルに隣接するワードチャネルの電位に影響が及ぶようにワードゲート電圧を効果的に使用する。もし、制御ゲートチャネル長が電子やホールの平均自由行程の数倍より長い約１００ｎｍ以上であれば、ワードチャネル電位が隣接チャネルに影響を及ぼすことはなく、本発明で与えられる方式は有効でなくなるであろうということに留意すべきである。
【００１７】
本発明の第２の実施形態では、ブロック消去は、ワード線の選択によって確定される。消去すべきブロックは、単一のワード線と同じ規模に、あるいは多数のワード線と同じ規模にできる。選択ワード線の制御ゲートの下に在って、負にバイアスされた制御ゲートに関連する窒化物捕獲領域は、選択ワード線への負電圧印加と同時に消去される。正にバイアスされた非選択ワード線の制御ゲートの下に在る窒化物捕獲領域は消去されない。
【００１８】
本発明の第３の実施形態では単一セル消去が提供される。単一ＭＯＮＯＳセルは、隣接する二つの窒化物捕獲サイト（記憶サイト）を含んでいる。２つの両記憶サイトは、選択ワード線上で、それぞれに関連する制御ゲートに負電圧を印加することによって消去される。同じ制御線とビット線とを共用する他の記憶サイトは、これらのセルに関連する非選択ワード線が正電圧にバイアスされていれば消去されない。
【００１９】
本発明の第４の実施形態では、メモリセルの書換え耐性を増加させることが可能な、より低速で、より高信頼の消去方法が提供される。これは、ワード線電圧を使用するＦ−Ｎに類似した消去方法である。メモリセルの基板のバイアスは不要である。ワード線およびビット線は正電圧に上げられ、制御ゲートは負電圧にバイアスされる。これは、捕獲サイトを生成するＯＮＯ膜を横切る高い電界を生成する。これらの電圧は、ホール注入に必要とされるよりも高い電界を生成するように選択される。接合におけるホール注入は、ワード線電圧を高くすることにより抑制される。
【００２０】
本発明の第５の実施形態では、非選択セルのプログラムディスターブが改善される。これは、非選択ワード線の電圧を小さい負電圧に下げることによって達成される。これは、ディスターブの始まる時間を数秒にまで改善することができる。この改善は、右隣のビット線の電圧を増加させることによっても得られる。
【００２１】
【発明の実施の形態】
図３ａのメモリセル断面図では、一つのワードゲート６３に隣接する二つの制御ゲート６１、６２は独立に、Ｖｃｇｕ（左側、非選択）とＶｃｇｓ（右側、選択）とにバイアスされる。これら二つの制御ゲート６１、６２の下にはそれぞれ、窒化物捕獲サイト５１ｔ、５２ｔが形成されている。左右の拡散領域（導電領域）４１、４２はそれぞれ、ＶｂｕとＶｂｓとにバイアスされる。右側の制御ゲート６２は目標メモリ要素であって、ＯＮＯ内の窒化物捕獲サイトは、ＣＨＥにより電子で満たされている。この消去実験中、目標である右側の制御ゲート６２は、Ｖｃｇｓ＝約−３Ｖにバイアスされており、右側の拡散領域４２は、Ｖｂｓ＝約４Ｖ（Ｖｂｓの範囲は約３．５〜５Ｖの範囲であり得る）にバイアスされている。ワードゲート６３および基板２０は接地されている。左の非選択側では、制御ゲート６１と拡散領域４１とがそれぞれ、Ｖｃｇｕ＝約４ＶとＶｂｕ＝約４Ｖとにバイアスされている。
【００２２】
図３ｂは、しきい電圧を時間の関数として示している。異なるワードゲート電圧Ｖwordに関して三つの曲線が示されている。制御ゲート、拡散領域および基板に関するその他の電圧条件のすべては、Ｖｃｇｕ＝４Ｖ、Ｖｃｇｓ＝−３Ｖ、Ｖｂｕ＝４Ｖ、Ｖｂｓ＝４Ｖ、Ｖｓｕｂ＝０に固定されている。Ｖword＝０のとき、消去目標電圧Ｖｔは１秒後に０．５Ｖに到達する。ワードゲートをＶword＝−０．５Ｖという僅かにマイナスの電位にバイアスすると、消去速度がほぼ１０００倍に高められる。これは、右側の拡散領域４２の接合端部でバンド間トンネル効果により発生するホールが負の電位によってワードゲートの方に引き寄せられ、目標制御ゲート６２の下に更に蓄積されるからである。更に、−１Ｖの負電圧をワードゲートに印加することによって、消去速度は１０００倍以上に高められる。これに対して、ワードゲートの電圧を正の電位Ｖword＝２Ｖに上げると、左側の拡散領域４１の電圧の一部は、目標制御ゲートのチャネルに隣接するワードゲートチャネルエッジを抜けることができる。この通り抜ける電圧は、Ｖword（＝２Ｖ）からワードゲートデバイスのしきい値（約１Ｖ）をマイナスした値となるであろう。ワードゲート電圧がワードゲートチャネルの電圧を制限するので、非選択ビット線の電圧が１Ｖより高いことは現実的には必要でない。実験データによれば、ワードゲートへ２Ｖを印加することによって生成された１Ｖの正のワードゲートチャネル電圧は、消去速度を約１０００倍だけ減速する。したがって、選択制御ゲートと選択拡散領域とがそれぞれ−３Ｖと＋４Ｖとにバイアスされる正常な消去条件下では、極めて短い制御ゲートチャネル長を有するメモリセルにおいて、正のワードゲート電圧が効果的に使用されている場合、消去は抑制できる。選択制御ゲートおよび選択拡散領域のバイアスが上記正常の消去条件下でワードゲートに負のバイアスを印加すると、消去は条件を加速できる。本発明の第１の実施形態では、非選択制御ゲートは、正の電圧Ｖｃｇｕ＝４にバイアスされた。非選択制御ゲート電圧とワードゲート電圧とを上昇させることによって、選択されない拡散領域側から幾らかの正電圧が渡される。しかしながら、もし非選択制御ゲートがゼロまたは負電圧（Ｖｃｇｕ＝０または−３Ｖ：選択制御ゲート電圧Ｖｃｇｓと同じ）にバイアスされることになっていたとしても、正のワードゲート電圧は、消去速度に対して同じ抑制効果を持ち得る。ワードゲートを約３Ｖ〜４Ｖの正電圧にバイアスすることによって、ワードゲートチャネルは、容量的に結合して、選択制御ゲートチャネルからホールを反発させるように正の電位を供給する。
【００２３】
本発明の第２の実施形態では、消去ブロックは、制御線とビット線との選択に加えてワード線の選択によって確定される。ツインＭＯＮＯＳメモリセルアレイは、図４ａに示されており、この図でメモリセルは、行と列とに配列され、そこでワードゲートはワード線によって水平に接続され、制御ゲートおよび拡散領域は、それぞれ制御線およびビット線によって垂直に接続される。このタイプのメモリアレイは、ビット拡散アレイと呼ばれるが、その理由は、単一の列内の隣接するメモリセルのビット線が拡散領域によって接続されるからである。所定のメモリアレイまたはサブアレイ内では、制御線は約−３Ｖ（−２Ｖから−４Ｖの範囲内のいずれか）にバイアスされ、ビット線は約４Ｖに上げられる。しかしながらワード線の選択によって更なる分割が可能である。選択ワード線には、ほぼ０〜−２．５Ｖの負電圧が印加され、非選択ワード線には、ほぼ２．５Ｖ〜４Ｖの正電圧が印加される。負にバイアスされたワードゲートに関連した制御ゲート下のＯＮＯメモリ膜領域５１ｔ、５２ｔは同時に消去され、正にバイアスされたワード線（２．５〜４Ｖ）に関連した制御ゲート下のＯＮＯメモリ膜領域５１ｔ、５２ｔは消去されない。このようにして、消去ブロックは、単一のワード線または複数のワード線と同じ規模になるように決定できる。制御線およびビット線のための選択ゲートが不要なので、レイアウト面積が節約される。
【００２４】
本発明の第３の実施形態は、ビット拡散構造のツインＭＯＮＯＳメモリアレイのための、電気的に単一セルレベルで消去する方法を提供する。図４ｂで単一メモリセル１００は、選択ビット線ＢＬｎと選択制御線ＣＧｎと選択ワード線ＷＬｎとの交点として選択される。選択ワード線ＷＬｎは負電圧（０Ｖ〜−２．５Ｖ）にバイアスされる。選択ビット線ＢＬｎは正電圧（約４Ｖ）にバイアスされる。選択制御線ＣＧｎは負電圧約−３Ｖ（−２Ｖ〜−４Ｖの範囲内）にバイアスされる。選択ビット線ＢＬｎと選択制御線ＣＧｎとを共用する他の非選択メモリセルは、ＷＬｎ＋１のような非選択ワード線に正電圧を印加することによって消去から保護できる（消去抑制と呼ぶ）。この正電圧は、約２．５Ｖ〜４Ｖの範囲内であり得る。この他の非選択制御線は正電圧（約３Ｖ）にバイアスされ、この他の非選択ビット線は正電圧（約２．５Ｖ〜５Ｖ）にバイアスされるべきである。正の制御ゲートバイアスを有する非選択セル１１０は、バンド間トンネル効果によって生成されたホールの数が僅かなので消去されない。このようにして選択的なビットレベルの消去が達成できる。
【００２５】
本発明の第４の実施形態では、メモリセルの書換え耐性を増加させる方法として、より信頼性は高いが、より低速度のＦ−Ｎに類似した方法が提示される。ワード線電圧を効果的に使用することによって、メモリセル基板にバイアスをかける必要がなくなり、したがって三重ウエルが必要でなく、面積が節約される。図４ｃは、この「近似的」なＦ−Ｎ消去のための電圧条件の例を示す。すべてのワード線は約４Ｖに上げられ、ビット線は約４Ｖに上げられ、制御線は約−５Ｖ〜−６Ｖにバイアスされる。本発明で与えられた電圧の全ては近似値であって、ある妥当な範囲に亘って変わり得るものであるが、この「近似的」なＦ−Ｎ消去とホール注入消去とに使われる電圧値には大きな差がある。「近似的」なＦ−Ｎ消去方法と前述のホットホール注入方法との間の差異は、電子放出のために、ＯＮＯ膜を交差する、より高い電界が必要とされることである。電子が窒化物トラップ５１ｔ、５２ｔから下方のチャネル内に放出されるために、ホール注入では約５〜６メガボルト／ｃｍが必要であるのに対して、Ｆ−Ｎ消去方法では約８メガボルト／ｃｍが必要とされる。接合でのホール生成を抑制するために、ワード線は、ホールを反発する下部チャネル電圧を容量的に結合するのに十分である約４Ｖの正電圧に上げられる。微細化の進展によりワードゲート長の寸法収縮し、拡散領域は互いに極めて近接しているので、ワードゲートチャネル下の電圧は、接地されたメモリ基板よりも正のドレイン電圧により近いであろう。この場合、ワードゲート電圧を増加させると、更に大きなＦ−Ｎ消去効果が得られるであろう。
【００２６】
本発明の第５実施形態では、選択セルのプログラミング中における非選択セルのプログラムディスターブが改善される。図５ａに示すように、プログラミングの目標セルは、選択制御線ＣＧｎ＋１と選択ビット線ＢＬｎ＋１と選択ワード線ＷＬｎとの交差点における左側のデバイスである。左隣のビット線ＢＬｎは接地され、選択ビット線ＢＬｎ＋１は４．５Ｖにバイアスされ、プログラミング電流を制御するために、選択ワードゲートＷＬｎはワードゲートしきい電圧よりも僅かに高い１．２Ｖに上げられる。非選択セルのプログラムディスターブの改善は、非選択ワード線ＷＬｎ＋１を−１Ｖのような僅かに負の電圧にバイアスすることによって得ることができる。プログラムディスターブは、負電圧印加の結果として０．１秒から数秒に改善されることが図５ｂから判る。選択ワード線ＷＬｎ上の目標制御線ＣＧｎ＋１の右側デバイスを保護するために、隣接するビット線ＢＬｎ＋２は２．２Ｖに上げられる。その結果、制御ゲートＣＧｎ＋１の右側のメモリセルのゲート（word）／ソース間電圧は−１Ｖ（＝１．２−２．２Ｖ）になる。この負電圧Ｖｇｓは、隣接セルをプログラムディスターブから保護する。負電圧をワードゲートに印加する代わりに、右隣のビット線ＢＬｎ＋１の電圧を僅かに増加させることによっても、同じ妨害保護効果を得ることができる。選択制御ゲートＣＧｎ＋１下の左側メモリ領域は、この方法ではＢＬｎ−１の電圧を上げることによってプログラミング妨害から保護できる。プログラムディスターブ改善の基本は、非選択メモリセルのゲート／ソース間電圧Ｖｇｓが０より低いことである。電圧Ｖｇｓは、ワード線の電圧（ゲート電圧に等しい）を下げることによって、あるいはビット線の電圧（ソース電圧に等しい）を上げることによって負にすることが出来る。負電圧Ｖｇｓの適値は、デバイス、漏れ電流、プロセス、回路の単純さ等の要因に基づいて決定される。
【００２７】
本発明はその好適な実施形態を参照して特定的に図示、説明されてきたが、本発明の精神と範囲から逸脱せずに形式や細部に種々の変更が可能であることは、本技術に精通する人々に理解されるであろう。
【図面の簡単な説明】
本発明は、下記の付属図面を参照して説明される。
【図１】従来技術のツインＭＯＮＯＳセル構造のダイアグラムである。
【図２ａ】拡散領域端部におけるバンド間トンネル効果によるホール注入消去のための従来技術のバイアス条件を示す。
【図２ｂ】ビット電圧を基板に印加することによるファウラー・ノルドハイム・トンネル効果消去のための従来技術のバイアス条件を示す。
【図３ａ】本発明のホール注入による消去特性に対するワードゲート電位の影響を測定するためのバイアス条件を示す。
【図３ｂ】本発明の種々のワードチャネル条件に関するＭＯＮＯＳセルの右側制御ゲートのしきい電圧を示す。
【図４ａ】ワード線消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図４ｂ】単一ペアセル消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図４ｃ】より良好な書換え耐性を得られる、ＦＮに類似したブロック消去のためのアレイ電圧条件を有する本発明の概略ダイアグラムを示す。
【図５ａ】プログラムディスターブを最小にするための、非選択ワード線電圧条件を有する本発明の概略ダイアグラムを示す。
【図５ｂ】非選択ワードゲートの負のバイアスによるプログラムディスターブの改善に関する実験データを示す。
【符号の説明】
２０……基板、３１，３２……シリコン領域、４１，４２……拡散領域、５１ｔ，５２ｔ……窒化物捕獲サイト、６１，６２……制御ゲート、６３……ワードゲート
Claims (2)
- 基板表面に形成された左右一対の拡散領域間のチャネル領域表面にワードゲートが形成され、さらにワードゲートを挟んで２つの制御ゲートが形成され、各制御ゲートの一部が前記拡散領域とオーバラップし、各制御ゲート下の前記オーバラップ部分を除いた制御ゲートチャネル長が５０nm未満であり、各制御ゲート下のＯＮＯ絶縁体に二つの捕獲サイトを含むツインＭＯＮＯＳメモリセルから構成された不揮発性メモリアレイの消去方法であって、
行方向に隣接するツインＭＯＮＯＳメモリセル同士が拡散領域を共有し、
行方向に隣接するツインＭＯＮＯＳメモリセルのワードゲート同士が、行方向へ延びたワード線により接続され、
列方向に隣接するツインＭＯＮＯＳメモリセルの対応する制御ゲート同士が、列方向へ延びた制御線により接続され、
列方向に隣接するツインＭＯＮＯＳメモリセルの対応する拡散領域同士が、列方向へ延びたビット線により接続され、
ａ）制御線を負にバイアスし、
ｂ）拡散領域を正にバイアスし、
ｃ）消去すべき選択ツインＭＯＮＯＳメモリセルのワード線を０ないし負にバイアスし、
ｄ）消去しない非選択ツインＭＯＮＯＳメモリセルのワード線を正にバイアスし、
選択ツインＭＯＮＯＳメモリセルでは、拡散領域の接合端部で発生するホールがワードゲートの方に引き寄せられ、制御ゲート下に蓄積されることを特徴とするツインＭＯＮＯＳメモリアレイの消去方法。 - 基板表面に形成された左右一対の拡散領域間のチャネル領域表面にワードゲートが形成され、さらにワードゲートを挟んで２つの制御ゲートが形成され、各制御ゲートの一部が前記拡散領域とオーバラップし、各制御ゲート下の前記オーバラップ部分を除いた制御ゲートチャネル長が５０nm未満であり、各制御ゲート下のＯＮＯ絶縁体に二つの捕獲サイトを含むツインＭＯＮＯＳメモリセルから構成された不揮発性メモリアレイの消去方法であって、
ａ）消去すべき選択ツインＭＯＮＯＳメモリセルの制御線を負にバイアスし、
ｂ）消去しない非選択ツインＭＯＮＯＳメモリセルの制御線を正にバイアスし、
ｃ）拡散領域を正にバイアスし、
ｄ）選択ツインＭＯＮＯＳメモリセルのワード線を０ないし負にバイアスし、
ｅ）非選択ツインＭＯＮＯＳメモリセルのワード線を正にバイアスし、
選択ツインＭＯＮＯＳメモリセルでは、拡散領域の接合端部で発生するホールがワードゲートの方に引き寄せられ、制御ゲート下に蓄積されることを特徴とするツインＭＯＮＯＳメモリアレイの消去方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US25129900P | 2000-12-05 | 2000-12-05 | |
| US60/251299 | 2000-12-05 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009007623A Division JP2009123330A (ja) | 2000-12-05 | 2009-01-16 | ツインｍｏｎｏｓセルのプログラムディスターブ改善方法および手段 |
| JP2009240354A Division JP2010021572A (ja) | 2000-12-05 | 2009-10-19 | ツインｍｏｎｏｓメモリアレイ構造 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002289711A JP2002289711A (ja) | 2002-10-04 |
| JP2002289711A5 JP2002289711A5 (ja) | 2005-07-21 |
| JP4422936B2 true JP4422936B2 (ja) | 2010-03-03 |
Family
ID=22951334
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001371370A Expired - Lifetime JP4422936B2 (ja) | 2000-12-05 | 2001-12-05 | ツインｍｏｎｏｓメモリアレイの消去方法 |
| JP2009007623A Pending JP2009123330A (ja) | 2000-12-05 | 2009-01-16 | ツインｍｏｎｏｓセルのプログラムディスターブ改善方法および手段 |
| JP2009240354A Pending JP2010021572A (ja) | 2000-12-05 | 2009-10-19 | ツインｍｏｎｏｓメモリアレイ構造 |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009007623A Pending JP2009123330A (ja) | 2000-12-05 | 2009-01-16 | ツインｍｏｎｏｓセルのプログラムディスターブ改善方法および手段 |
| JP2009240354A Pending JP2010021572A (ja) | 2000-12-05 | 2009-10-19 | ツインｍｏｎｏｓメモリアレイ構造 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6477088B2 (ja) |
| EP (1) | EP1215681B1 (ja) |
| JP (3) | JP4422936B2 (ja) |
| KR (1) | KR20020071706A (ja) |
| CN (1) | CN100492526C (ja) |
| AT (1) | ATE392698T1 (ja) |
| DE (1) | DE60133619T2 (ja) |
| TW (1) | TW540055B (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4050048B2 (ja) | 2000-12-15 | 2008-02-20 | ヘイロ エルエスアイ インコーポレイテッド | 高速プログラムおよびプログラム検証への高速切り替え方法 |
| TW541627B (en) * | 2001-03-26 | 2003-07-11 | Halo Lsi Inc | Stitch and select implementation in twin monos array |
| JP4282248B2 (ja) * | 2001-03-30 | 2009-06-17 | 株式会社東芝 | 半導体記憶装置 |
| JP4715024B2 (ja) | 2001-05-08 | 2011-07-06 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置のプログラム方法 |
| JP2002334588A (ja) * | 2001-05-11 | 2002-11-22 | Seiko Epson Corp | 不揮発性半導体記憶装置のプログラム方法 |
| US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6897522B2 (en) * | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
| US6621736B1 (en) * | 2002-03-05 | 2003-09-16 | National Semiconductor Corporation | Method of programming a splity-gate flash memory cell with a positive inhibiting word line voltage |
| TWI305046B (ja) * | 2002-09-09 | 2009-01-01 | Macronix Int Co Ltd | |
| US6760270B2 (en) * | 2002-09-30 | 2004-07-06 | Motorola, Inc. | Erase of a non-volatile memory |
| US7394703B2 (en) * | 2002-10-15 | 2008-07-01 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| US7391653B2 (en) * | 2002-10-15 | 2008-06-24 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| US6900098B1 (en) * | 2002-10-15 | 2005-05-31 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
| CN1494086B (zh) * | 2002-10-30 | 2010-06-16 | 哈娄利公司 | 双monos金属位线阵列寻址、读取、程序化方法及装置 |
| CN100583292C (zh) * | 2002-10-30 | 2010-01-20 | 哈娄利公司 | 包含双monos单元的存储装置及操作该存储装置的方法 |
| US6795342B1 (en) * | 2002-12-02 | 2004-09-21 | Advanced Micro Devices, Inc. | System for programming a non-volatile memory cell |
| US7006378B1 (en) | 2002-12-23 | 2006-02-28 | Halo Lsi, Inc. | Array architecture and operation methods for a nonvolatile memory |
| TW588454B (en) * | 2003-01-20 | 2004-05-21 | Amic Technology Corp | Dual-bit nitride read only memory cell |
| US7085170B2 (en) * | 2003-08-07 | 2006-08-01 | Micron Technology, Ind. | Method for erasing an NROM cell |
| US7123518B2 (en) * | 2004-11-22 | 2006-10-17 | United Microelectronics Crop. | Memory device |
| US7474562B2 (en) * | 2004-12-07 | 2009-01-06 | Macronix International Co., Ltd. | Method of forming and operating an assisted charge memory device |
| JP4902972B2 (ja) * | 2005-07-15 | 2012-03-21 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶素子の制御方法 |
| KR100706789B1 (ko) * | 2005-11-17 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| KR100719382B1 (ko) * | 2006-04-10 | 2007-05-18 | 삼성전자주식회사 | 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자 |
| JP2007281481A (ja) * | 2006-04-10 | 2007-10-25 | Samsung Electronics Co Ltd | 不揮発性メモリを有する半導体素子及びその形成方法 |
| US7463546B2 (en) | 2006-07-31 | 2008-12-09 | Sandisk 3D Llc | Method for using a passive element memory array incorporating reversible polarity word line and bit line decoders |
| US7499366B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Method for using dual data-dependent busses for coupling read/write circuits to a memory array |
| US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| US7486587B2 (en) * | 2006-07-31 | 2009-02-03 | Sandisk 3D Llc | Dual data-dependent busses for coupling read/write circuits to a memory array |
| US7554832B2 (en) * | 2006-07-31 | 2009-06-30 | Sandisk 3D Llc | Passive element memory array incorporating reversible polarity word line and bit line decoders |
| CN100517655C (zh) * | 2006-12-08 | 2009-07-22 | 中芯国际集成电路制造(上海)有限公司 | Sonos快闪存储器及其制作方法 |
| US7778088B2 (en) * | 2006-12-19 | 2010-08-17 | Spansion Llc | Erasing flash memory using adaptive drain and/or gate bias |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US8355278B2 (en) * | 2007-10-05 | 2013-01-15 | Micron Technology, Inc. | Reducing effects of program disturb in a memory device |
| US7619933B2 (en) * | 2007-10-05 | 2009-11-17 | Micron Technology, Inc. | Reducing effects of program disturb in a memory device |
| JP5164520B2 (ja) | 2007-10-19 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ及びデータプログラム／消去方法 |
| JP2010073246A (ja) * | 2008-09-17 | 2010-04-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP5404149B2 (ja) * | 2009-04-16 | 2014-01-29 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| CN102063933A (zh) * | 2009-11-17 | 2011-05-18 | 智微科技股份有限公司 | 信号产生电路及相关储存装置 |
| KR101591531B1 (ko) * | 2009-12-31 | 2016-02-03 | 주식회사 동부하이텍 | 반도체 메모리 소자, 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자의 셀어레이 |
| JP5383517B2 (ja) * | 2010-01-07 | 2014-01-08 | シチズンホールディングス株式会社 | 不揮発性記憶装置 |
| US8711630B2 (en) | 2010-12-29 | 2014-04-29 | Hynix Semiconductor Inc. | Programming method of non-volatile memory device |
| KR101849176B1 (ko) | 2012-01-06 | 2018-04-17 | 삼성전자주식회사 | 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법 |
| US8811093B2 (en) * | 2012-03-13 | 2014-08-19 | Silicon Storage Technology, Inc. | Non-volatile memory device and a method of operating same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2891552B2 (ja) * | 1991-01-31 | 1999-05-17 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| JP3558510B2 (ja) * | 1997-10-30 | 2004-08-25 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3159152B2 (ja) * | 1997-12-26 | 2001-04-23 | 日本電気株式会社 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のデータ消去方法 |
| JP3549723B2 (ja) * | 1998-03-27 | 2004-08-04 | 富士通株式会社 | 半導体記憶装置 |
| JP2000031438A (ja) * | 1998-07-14 | 2000-01-28 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| US6133098A (en) * | 1999-05-17 | 2000-10-17 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic flash memory |
| US6388293B1 (en) | 1999-10-12 | 2002-05-14 | Halo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, operating method of the same and nonvolatile memory array |
| US6255166B1 (en) | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| US6248633B1 (en) * | 1999-10-25 | 2001-06-19 | Halo Lsi Design & Device Technology, Inc. | Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory |
| JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP2002170891A (ja) * | 2000-11-21 | 2002-06-14 | Halo Lsi Design & Device Technol Inc | デュアルビット多準位バリスティックｍｏｎｏｓメモリの製造、プログラミング、および動作のプロセス |
-
2001
- 2001-12-04 AT AT01480123T patent/ATE392698T1/de not_active IP Right Cessation
- 2001-12-04 DE DE60133619T patent/DE60133619T2/de not_active Expired - Lifetime
- 2001-12-04 EP EP01480123A patent/EP1215681B1/en not_active Expired - Lifetime
- 2001-12-05 KR KR1020010076624A patent/KR20020071706A/ko not_active Application Discontinuation
- 2001-12-05 TW TW090130062A patent/TW540055B/zh not_active IP Right Cessation
- 2001-12-05 JP JP2001371370A patent/JP4422936B2/ja not_active Expired - Lifetime
- 2001-12-05 US US10/005,932 patent/US6477088B2/en not_active Expired - Lifetime
- 2001-12-05 CN CNB011402148A patent/CN100492526C/zh not_active Expired - Fee Related
-
2009
- 2009-01-16 JP JP2009007623A patent/JP2009123330A/ja active Pending
- 2009-10-19 JP JP2009240354A patent/JP2010021572A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002289711A (ja) | 2002-10-04 |
| EP1215681B1 (en) | 2008-04-16 |
| JP2009123330A (ja) | 2009-06-04 |
| DE60133619D1 (de) | 2008-05-29 |
| EP1215681A2 (en) | 2002-06-19 |
| CN1367490A (zh) | 2002-09-04 |
| US20020067641A1 (en) | 2002-06-06 |
| JP2010021572A (ja) | 2010-01-28 |
| KR20020071706A (ko) | 2002-09-13 |
| DE60133619T2 (de) | 2009-06-10 |
| US6477088B2 (en) | 2002-11-05 |
| ATE392698T1 (de) | 2008-05-15 |
| EP1215681A3 (en) | 2004-01-14 |
| CN100492526C (zh) | 2009-05-27 |
| TW540055B (en) | 2003-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4422936B2 (ja) | ツインｍｏｎｏｓメモリアレイの消去方法 | |
| US7577027B2 (en) | Multi-state memory cell with asymmetric charge trapping | |
| US4996571A (en) | Non-volatile semiconductor memory device erasing operation | |
| JP5712420B2 (ja) | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 | |
| US20070284620A1 (en) | Structure and Method of Sub-Gate and Architectures Employing Bandgap Engineered SONOS Devices | |
| JP4907173B2 (ja) | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 | |
| KR20040107967A (ko) | Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법 | |
| JP2005184029A (ja) | 不揮発性記憶素子及び半導体集積回路装置 | |
| KR100663345B1 (ko) | 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이 | |
| KR20070104685A (ko) | 스플릿 게이트 멀티-비트 메모리 셀 | |
| JP2846822B2 (ja) | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 | |
| JPH06291327A (ja) | 半導体不揮発性メモリ | |
| JP2005197737A (ja) | 不揮発性メモリー素子 | |
| JP2005184028A (ja) | 不揮発性記憶素子 | |
| US20090059675A1 (en) | Radiation hardened multi-bit sonos non-volatile memory | |
| JPH0577189B2 (ja) | ||
| KR100488583B1 (ko) | 듀얼비트게이트분리형플래쉬메모리소자및그의구동방법 | |
| US8530952B2 (en) | Systems, methods and devices for a memory having a buried select line | |
| JP3324691B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 | |
| JP2006236424A (ja) | 不揮発性メモリデバイス、および、その電荷注入方法 | |
| JP3402014B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3426643B2 (ja) | 不揮発性記憶装置の駆動方法 | |
| JP2011139081A (ja) | 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法 | |
| JP2008172251A (ja) | 不揮発性記憶素子及び半導体集積回路装置 | |
| JPH04257269A (ja) | 不揮発性半導体記憶装置の消去方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041203 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041203 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060801 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080716 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081016 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081021 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081117 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081120 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081216 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090401 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090701 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090812 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091019 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4422936 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |