JP3402014B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP3402014B2 JP3402014B2 JP26531095A JP26531095A JP3402014B2 JP 3402014 B2 JP3402014 B2 JP 3402014B2 JP 26531095 A JP26531095 A JP 26531095A JP 26531095 A JP26531095 A JP 26531095A JP 3402014 B2 JP3402014 B2 JP 3402014B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor memory
- voltage
- memory device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置に係り、特に、データの
消去時のバイアスに関するものである。 【０００２】 【従来の技術】たとえば近年、開発が盛んに行われてい
るフラッシュＥＥＰＲＯＭとしては、ゲート絶縁膜とコ
ントロールゲートとの間に層間絶縁膜を介して形成され
たフローティングゲートへの電荷の蓄積状態を制御して
データの書き込み、消去を行うフローティングゲート型
のもの、あるいは窒化膜を含むゲート絶縁膜の界面への
電荷の蓄積状態を制御してデータの書き込み、消去を行
うＭＯＮＯＳ型のものが知られている。 【０００３】そして、フラッシュＥＥＰＲＯＭとして
は、メモリセルの配列や書き込み方式等によりＮＯＲ
型、ＡＮＤ型、ＮＡＮＤ型あるいは、ＤＩＮＯＲ型等の
種々のタイプのものが提案されている。 【０００４】図４は、ＭＯＮＯＳ型不揮発性半導体記憶
装置の基本構造を示す簡略図である。 【０００５】このＭＯＮＯＳ型不揮発性半導体記憶装置
１０は、図４に示すように、半導体基板１１にソース・
ドレインとなる２つのｎ+ 拡散層１２ａ，１２ｂ、ｎ-
拡散層１３ａ，１３ｂが形成され、ｎ- 拡散層１３ａ，
１３ｂ間の基板上にゲート絶縁膜１４が形成され、ゲー
ト絶縁膜１４上にコントロールゲート１５が形成されて
いる。また、ゲート絶縁膜１４の両側にはサイドウォー
ル１６が形成されている。 【０００６】ゲート絶縁膜１４は、ＳｉＯ2 からなる最
下層酸化膜（以下、トンネル酸化膜という）１４１、中
間層の窒化シリコン膜（ＳｉＮ）１４２およびＳｉＯ2
からなる最上層の酸化膜１４３により構成されている。
また、コントロールゲート１５は、ポリシリコン膜、お
よびたとえばタングステンシリサイド（ＷＳｉ）膜等の
シリサイド膜により構成されている。 【０００７】このような構成を有するＭＯＮＯＳ型不揮
発性半導体記憶装置１０は、ゲート絶縁膜１４の窒化シ
リコン膜１４２へ電荷を蓄積することによりデータの記
憶を行う。そして、書き込みおよび消去動作時のしきい
値電圧の制御（電荷蓄積量の制御）は、コントロールゲ
ート１５への印加電圧を正電圧および負電圧に変化させ
ることにより行う。 【０００８】たとえば、書き込み時には、ゲート電圧を
１０Ｖ程度の正電圧に設定することにより、チャネルを
通してゲート絶縁膜１４の窒化シリコン膜１４２へ電荷
を蓄積する。そして、消去時には、ゲート電圧を−１０
Ｖ程度の負電圧に設定することにより、チャネルを通し
てゲート絶縁膜１４の窒化シリコン膜１４２から正電荷
を引く抜く。 【０００９】 【発明が解決しようとする課題】しかしながら、上述し
たＭＯＮＯＳ型フラッシュＥＥＰＲＯＭでは、書き込み
時と消去時とで、印加電圧の極性が異なることから、正
負両極性電源を必要とし、昇圧系回路の設計が容易では
ない。また、消去においてはゲートに負電位を印加する
ため、ゲート上のセルに対しては、一括消去となり、選
択的消去を行うことができない。 【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、正負両極性電源を必要とせず、
昇圧回路の設計が容易で、また、選択的消去を実現でき
る不揮発性半導体記憶装置を提供することにある。 【００１１】 【課題を解決するための手段】上記目的を達成するた
め、本発明は、ゲート絶縁膜が、半導体基板上に第１の
酸化膜、窒化膜、第２の酸化膜を順に積層した構造を有
し、ゲート電極への印加電圧に応じて絶縁膜の界面に電
荷を蓄積することによりデータの記憶を行い、電荷を放
出させることによりデータの消去を行う不揮発性半導体
記憶装置であって、チャネル中の不純物濃度が１Ｅ１７
〜１Ｅ１８ｃｍ -3 で、ゲート長が０．１μｍ〜０．４μ
ｍであり、データ消去時は、ゲート電位に対して高電位
を少なくとも一方の拡散層に印加する。 【００１２】 【００１３】本発明によれば、データ消去時は、ゲート
電位に対して高電位を少なくとも一方の拡散層に印加す
る。これにより、ゲート下のチャネル中に空乏層が伸
び、ゲート下のチャネル電位が上がる。そのため、ゲー
ト絶縁膜に保持されている負電荷が空乏層に引き抜か
れ、結果としてデータが消去される。 【００１４】 【発明の実施の形態】図１は、本発明に係るＭＯＮＯＳ
型不揮発性半導体記憶装置の基本構造を示す簡略図で、
消去時のバイアス条件を示している。 【００１５】図１において、１０はＭＯＮＯＳ型不揮発
性半導体記憶装置、１１は半導体基板、１２ａはソース
としてのｎ+ 拡散層１２ａ、１２ｂはドレインとしての
ｎ+拡散層、１３ａ，１３ｂはｎ- 拡散層、１４はゲー
ト絶縁膜、１５はコントロールゲート、１６はサイドウ
ォール、１７は空乏層、２０は正電源をそれぞれ示して
いる。 【００１６】そして、ゲート絶縁膜１４は、ＳｉＯ2 か
らなるトンネル酸化膜１４１、中間層の窒化シリコン膜
（ＳｉＮ）１４２およびＳｉＯ2 からなる最上層の酸化
膜１４３により構成されている。また、コントロールゲ
ート１５は、ポリシリコン膜、およびたとえばタングス
テンシリサイド（ＷＳｉ）膜等のシリサイド膜により構
成される。 【００１７】このような構成を有するＭＯＮＯＳ型不揮
発性半導体記憶装置１０は、ゲート絶縁膜１４の窒化シ
リコン膜１４２へ電荷を蓄積することによりデータの記
憶を行う。そして、書き込みおよび消去動作時のしきい
値電圧の制御（電荷蓄積量の制御）は、図示しない書き
込み系回路により以下のようにして行われる。 【００１８】すなわち、書き込み時には、従来と同様
に、図示しない書き込み系回路により、コントロールゲ
ート１５に対し１０Ｖ程度の正電圧を印加して、チャネ
ルを通してゲート絶縁膜１４の窒化シリコン膜１４２へ
電荷を蓄積する。 【００１９】そして、消去時には、図示しない書き込み
系回路により、ドレイン拡散層１２ｂ、１３ｂに後述す
る理由によりたとえば正電圧１０Ｖを印加し、コントロ
ールゲート１５に０Ｖを印加し、ソース拡散層１２ａ，
１３ａを電気的にオープン（ＯＰＥＮ）とする。ドレイ
ンに正電位を与えることで、図１に示すように、チャネ
ル中に空乏層１７が伸び、ゲート下のチャネル電位が上
がる。そのため、ゲート絶縁膜１４の窒化シリコン膜１
４２に保持されている負電荷が空乏層１７に引き抜か
れ、結果としてデータが消去される。 【００２０】このように、本実施形態では、書き込み、
消去電圧として、正電圧のみを用いていることから、書
き込み系回路等に正負、両電源を設ける必要がない。そ
の結果、昇圧系回路の設計が容易となる。 【００２１】なお、図２は、図１に示す構造を有するＭ
ＯＮＯＳ型不揮発性半導体記憶装置１０の消去(Erase)
の際のしきい値電圧Ｖthの変化について評価を行った結
果を示す図である。図２においては、横軸が時間を、縦
軸がしきい値電圧Ｖthをそれぞれ表し、図１に示すバイ
アス条件、すなわち、ゲート電圧Ｖｇを０Ｖ、ソース
（電圧Ｖｓ）をオープンとして、ドレイン電圧Ｖｄを、
０Ｖ，２Ｖ，４Ｖ，６Ｖ，８Ｖ，１０Ｖに設定した場合
の特性を示している。 【００２２】この評価の結果からわかるように、ＭＯＮ
ＯＳ型不揮発性半導体記憶装置１０では、ドレイン電圧
Ｖｄを８Ｖ以上に設定することにより、ゲート絶縁膜１
４に蓄積された電荷を引き抜ける。したがって、上述し
た本実施形態における消去動作時には、ドレイン電圧を
１０Ｖに設定している。また、この電位の上限は、ドレ
インの耐圧以下に設定する必要がある。 【００２３】また、図３は、０．４μｍ〜０．１μｍと
微細なゲート長を持つＭＯＮＯＳ型不揮発性半導体記憶
装置１０において、ゲート下のチャネルに空乏層が伸び
る基板不純物濃度ＣB を所定の条件で近似を行った結果
を示す図である。図３において、横軸がドレイン電圧
を、縦軸がゲート長、たとえばチャネル幅Ｗをそれぞれ
表している。 【００２４】図３に示すように、電圧１０Ｖで、空乏層
が０．４μｍ〜０．１μｍだけ広がる基板濃度ＣB は、
１Ｅ１７ｃｍ-3〜１Ｅ１８ｃｍ-3である。したがって、
０．４μｍ〜０．１μｍと微細なゲート長を持つＭＯＮ
ＯＳ型不揮発性半導体記憶装置１０において、基板濃度
ＣB を１Ｅ１７ｃｍ-3〜１Ｅ１８ｃｍ-3に設定すること
により、ゲート下のチャネルに空乏層を十分に伸ばすこ
とができ、消去動作を効果的に行うことができる。 【００２５】以上説明したように、本実施形態によれ
ば、消去時、ゲート電位に対して高い電位をドレインに
印加して、チャネル中に空乏層１７を伸ばし、ゲート下
のチャネル電位を上げて、ゲート絶縁膜１４の窒化シリ
コン膜１４２に保持されている負電荷を空乏層１７に引
き抜くようにしたので、書き込み、消去電圧として、正
電圧のみを用いることができることから、書き込み系回
路等に正負、両電源を設ける必要がなく、その結果、昇
圧系回路の設計が容易となる。また、消去時にゲートに
負電圧を与える必要がないことから、一括消去ではなく
選択的な消去を実現できる利点がある。 【００２６】さらに、０．４μｍ〜０．１μｍと微細な
ゲート長を持つＭＯＮＯＳ型不揮発性半導体記憶装置１
０において、基板濃度ＣB を１Ｅ１７ｃｍ-3〜１Ｅ１８
ｃｍ -3に設定することにより、消去動作を確実に行うこ
とができる。 【００２７】なお、本実施形態では、消去時のソースの
バイアス条件としては、オープン状態とする場合を例に
説明したが、これに限定されるものではなく、ソース拡
散層１２ａ，１２ｂに対しても正電圧を印加すること
で、ソース拡散層１２ａ，１２ｂ側からも空乏層１７を
伸ばすことができることから、さらに確実で効果的な消
去を行うことができる。 【００２８】 【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、正負両極性電源を必要とせ
ず、昇圧回路の設計が容易にでき、また、選択的消去を
実現できる。
可能な不揮発性半導体記憶装置に係り、特に、データの
消去時のバイアスに関するものである。 【０００２】 【従来の技術】たとえば近年、開発が盛んに行われてい
るフラッシュＥＥＰＲＯＭとしては、ゲート絶縁膜とコ
ントロールゲートとの間に層間絶縁膜を介して形成され
たフローティングゲートへの電荷の蓄積状態を制御して
データの書き込み、消去を行うフローティングゲート型
のもの、あるいは窒化膜を含むゲート絶縁膜の界面への
電荷の蓄積状態を制御してデータの書き込み、消去を行
うＭＯＮＯＳ型のものが知られている。 【０００３】そして、フラッシュＥＥＰＲＯＭとして
は、メモリセルの配列や書き込み方式等によりＮＯＲ
型、ＡＮＤ型、ＮＡＮＤ型あるいは、ＤＩＮＯＲ型等の
種々のタイプのものが提案されている。 【０００４】図４は、ＭＯＮＯＳ型不揮発性半導体記憶
装置の基本構造を示す簡略図である。 【０００５】このＭＯＮＯＳ型不揮発性半導体記憶装置
１０は、図４に示すように、半導体基板１１にソース・
ドレインとなる２つのｎ+ 拡散層１２ａ，１２ｂ、ｎ-
拡散層１３ａ，１３ｂが形成され、ｎ- 拡散層１３ａ，
１３ｂ間の基板上にゲート絶縁膜１４が形成され、ゲー
ト絶縁膜１４上にコントロールゲート１５が形成されて
いる。また、ゲート絶縁膜１４の両側にはサイドウォー
ル１６が形成されている。 【０００６】ゲート絶縁膜１４は、ＳｉＯ2 からなる最
下層酸化膜（以下、トンネル酸化膜という）１４１、中
間層の窒化シリコン膜（ＳｉＮ）１４２およびＳｉＯ2
からなる最上層の酸化膜１４３により構成されている。
また、コントロールゲート１５は、ポリシリコン膜、お
よびたとえばタングステンシリサイド（ＷＳｉ）膜等の
シリサイド膜により構成されている。 【０００７】このような構成を有するＭＯＮＯＳ型不揮
発性半導体記憶装置１０は、ゲート絶縁膜１４の窒化シ
リコン膜１４２へ電荷を蓄積することによりデータの記
憶を行う。そして、書き込みおよび消去動作時のしきい
値電圧の制御（電荷蓄積量の制御）は、コントロールゲ
ート１５への印加電圧を正電圧および負電圧に変化させ
ることにより行う。 【０００８】たとえば、書き込み時には、ゲート電圧を
１０Ｖ程度の正電圧に設定することにより、チャネルを
通してゲート絶縁膜１４の窒化シリコン膜１４２へ電荷
を蓄積する。そして、消去時には、ゲート電圧を−１０
Ｖ程度の負電圧に設定することにより、チャネルを通し
てゲート絶縁膜１４の窒化シリコン膜１４２から正電荷
を引く抜く。 【０００９】 【発明が解決しようとする課題】しかしながら、上述し
たＭＯＮＯＳ型フラッシュＥＥＰＲＯＭでは、書き込み
時と消去時とで、印加電圧の極性が異なることから、正
負両極性電源を必要とし、昇圧系回路の設計が容易では
ない。また、消去においてはゲートに負電位を印加する
ため、ゲート上のセルに対しては、一括消去となり、選
択的消去を行うことができない。 【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、正負両極性電源を必要とせず、
昇圧回路の設計が容易で、また、選択的消去を実現でき
る不揮発性半導体記憶装置を提供することにある。 【００１１】 【課題を解決するための手段】上記目的を達成するた
め、本発明は、ゲート絶縁膜が、半導体基板上に第１の
酸化膜、窒化膜、第２の酸化膜を順に積層した構造を有
し、ゲート電極への印加電圧に応じて絶縁膜の界面に電
荷を蓄積することによりデータの記憶を行い、電荷を放
出させることによりデータの消去を行う不揮発性半導体
記憶装置であって、チャネル中の不純物濃度が１Ｅ１７
〜１Ｅ１８ｃｍ -3 で、ゲート長が０．１μｍ〜０．４μ
ｍであり、データ消去時は、ゲート電位に対して高電位
を少なくとも一方の拡散層に印加する。 【００１２】 【００１３】本発明によれば、データ消去時は、ゲート
電位に対して高電位を少なくとも一方の拡散層に印加す
る。これにより、ゲート下のチャネル中に空乏層が伸
び、ゲート下のチャネル電位が上がる。そのため、ゲー
ト絶縁膜に保持されている負電荷が空乏層に引き抜か
れ、結果としてデータが消去される。 【００１４】 【発明の実施の形態】図１は、本発明に係るＭＯＮＯＳ
型不揮発性半導体記憶装置の基本構造を示す簡略図で、
消去時のバイアス条件を示している。 【００１５】図１において、１０はＭＯＮＯＳ型不揮発
性半導体記憶装置、１１は半導体基板、１２ａはソース
としてのｎ+ 拡散層１２ａ、１２ｂはドレインとしての
ｎ+拡散層、１３ａ，１３ｂはｎ- 拡散層、１４はゲー
ト絶縁膜、１５はコントロールゲート、１６はサイドウ
ォール、１７は空乏層、２０は正電源をそれぞれ示して
いる。 【００１６】そして、ゲート絶縁膜１４は、ＳｉＯ2 か
らなるトンネル酸化膜１４１、中間層の窒化シリコン膜
（ＳｉＮ）１４２およびＳｉＯ2 からなる最上層の酸化
膜１４３により構成されている。また、コントロールゲ
ート１５は、ポリシリコン膜、およびたとえばタングス
テンシリサイド（ＷＳｉ）膜等のシリサイド膜により構
成される。 【００１７】このような構成を有するＭＯＮＯＳ型不揮
発性半導体記憶装置１０は、ゲート絶縁膜１４の窒化シ
リコン膜１４２へ電荷を蓄積することによりデータの記
憶を行う。そして、書き込みおよび消去動作時のしきい
値電圧の制御（電荷蓄積量の制御）は、図示しない書き
込み系回路により以下のようにして行われる。 【００１８】すなわち、書き込み時には、従来と同様
に、図示しない書き込み系回路により、コントロールゲ
ート１５に対し１０Ｖ程度の正電圧を印加して、チャネ
ルを通してゲート絶縁膜１４の窒化シリコン膜１４２へ
電荷を蓄積する。 【００１９】そして、消去時には、図示しない書き込み
系回路により、ドレイン拡散層１２ｂ、１３ｂに後述す
る理由によりたとえば正電圧１０Ｖを印加し、コントロ
ールゲート１５に０Ｖを印加し、ソース拡散層１２ａ，
１３ａを電気的にオープン（ＯＰＥＮ）とする。ドレイ
ンに正電位を与えることで、図１に示すように、チャネ
ル中に空乏層１７が伸び、ゲート下のチャネル電位が上
がる。そのため、ゲート絶縁膜１４の窒化シリコン膜１
４２に保持されている負電荷が空乏層１７に引き抜か
れ、結果としてデータが消去される。 【００２０】このように、本実施形態では、書き込み、
消去電圧として、正電圧のみを用いていることから、書
き込み系回路等に正負、両電源を設ける必要がない。そ
の結果、昇圧系回路の設計が容易となる。 【００２１】なお、図２は、図１に示す構造を有するＭ
ＯＮＯＳ型不揮発性半導体記憶装置１０の消去(Erase)
の際のしきい値電圧Ｖthの変化について評価を行った結
果を示す図である。図２においては、横軸が時間を、縦
軸がしきい値電圧Ｖthをそれぞれ表し、図１に示すバイ
アス条件、すなわち、ゲート電圧Ｖｇを０Ｖ、ソース
（電圧Ｖｓ）をオープンとして、ドレイン電圧Ｖｄを、
０Ｖ，２Ｖ，４Ｖ，６Ｖ，８Ｖ，１０Ｖに設定した場合
の特性を示している。 【００２２】この評価の結果からわかるように、ＭＯＮ
ＯＳ型不揮発性半導体記憶装置１０では、ドレイン電圧
Ｖｄを８Ｖ以上に設定することにより、ゲート絶縁膜１
４に蓄積された電荷を引き抜ける。したがって、上述し
た本実施形態における消去動作時には、ドレイン電圧を
１０Ｖに設定している。また、この電位の上限は、ドレ
インの耐圧以下に設定する必要がある。 【００２３】また、図３は、０．４μｍ〜０．１μｍと
微細なゲート長を持つＭＯＮＯＳ型不揮発性半導体記憶
装置１０において、ゲート下のチャネルに空乏層が伸び
る基板不純物濃度ＣB を所定の条件で近似を行った結果
を示す図である。図３において、横軸がドレイン電圧
を、縦軸がゲート長、たとえばチャネル幅Ｗをそれぞれ
表している。 【００２４】図３に示すように、電圧１０Ｖで、空乏層
が０．４μｍ〜０．１μｍだけ広がる基板濃度ＣB は、
１Ｅ１７ｃｍ-3〜１Ｅ１８ｃｍ-3である。したがって、
０．４μｍ〜０．１μｍと微細なゲート長を持つＭＯＮ
ＯＳ型不揮発性半導体記憶装置１０において、基板濃度
ＣB を１Ｅ１７ｃｍ-3〜１Ｅ１８ｃｍ-3に設定すること
により、ゲート下のチャネルに空乏層を十分に伸ばすこ
とができ、消去動作を効果的に行うことができる。 【００２５】以上説明したように、本実施形態によれ
ば、消去時、ゲート電位に対して高い電位をドレインに
印加して、チャネル中に空乏層１７を伸ばし、ゲート下
のチャネル電位を上げて、ゲート絶縁膜１４の窒化シリ
コン膜１４２に保持されている負電荷を空乏層１７に引
き抜くようにしたので、書き込み、消去電圧として、正
電圧のみを用いることができることから、書き込み系回
路等に正負、両電源を設ける必要がなく、その結果、昇
圧系回路の設計が容易となる。また、消去時にゲートに
負電圧を与える必要がないことから、一括消去ではなく
選択的な消去を実現できる利点がある。 【００２６】さらに、０．４μｍ〜０．１μｍと微細な
ゲート長を持つＭＯＮＯＳ型不揮発性半導体記憶装置１
０において、基板濃度ＣB を１Ｅ１７ｃｍ-3〜１Ｅ１８
ｃｍ -3に設定することにより、消去動作を確実に行うこ
とができる。 【００２７】なお、本実施形態では、消去時のソースの
バイアス条件としては、オープン状態とする場合を例に
説明したが、これに限定されるものではなく、ソース拡
散層１２ａ，１２ｂに対しても正電圧を印加すること
で、ソース拡散層１２ａ，１２ｂ側からも空乏層１７を
伸ばすことができることから、さらに確実で効果的な消
去を行うことができる。 【００２８】 【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、正負両極性電源を必要とせ
ず、昇圧回路の設計が容易にでき、また、選択的消去を
実現できる。
【図面の簡単な説明】
【図１】本発明に係るＭＯＮＯＳ型不揮発性半導体記憶
装置の基本構造を示す簡略図で、消去時のバイアス条件
を示す図である。 【図２】図１に示す構造を有するＭＯＮＯＳ型不揮発性
半導体記憶装置の消去後のしきい値電圧Ｖthの収束性に
ついて評価を行った結果を示す図である。 【図３】０．４μｍ〜０．１μｍと微細なゲート長を持
つＭＯＮＯＳ型不揮発性半導体記憶装置において、ゲー
ト下のチャネルに空乏層が伸びる基板濃度を所定の条件
で近似を行った結果を示す図である。 【図４】ＭＯＮＯＳ型不揮発性半導体記憶装置の基本構
造を示す簡略図である。 【符号の説明】 １０…ＭＯＮＯＳ型不揮発性半導体記憶装置 １１…半導体基板 １２ａ，１２ｂ…ｎ+ 拡散層 １３ａ，１３ｂ…ｎ- 拡散層 １４…ゲート絶縁膜 １４１…最下層酸化膜（トンネル酸化膜） １４２…窒化シリコン膜 １４３…最上層酸化膜（トップ酸化膜） １５…コントロールゲート １６…サイドウォール １７…空乏層 ２０…正電源
装置の基本構造を示す簡略図で、消去時のバイアス条件
を示す図である。 【図２】図１に示す構造を有するＭＯＮＯＳ型不揮発性
半導体記憶装置の消去後のしきい値電圧Ｖthの収束性に
ついて評価を行った結果を示す図である。 【図３】０．４μｍ〜０．１μｍと微細なゲート長を持
つＭＯＮＯＳ型不揮発性半導体記憶装置において、ゲー
ト下のチャネルに空乏層が伸びる基板濃度を所定の条件
で近似を行った結果を示す図である。 【図４】ＭＯＮＯＳ型不揮発性半導体記憶装置の基本構
造を示す簡略図である。 【符号の説明】 １０…ＭＯＮＯＳ型不揮発性半導体記憶装置 １１…半導体基板 １２ａ，１２ｂ…ｎ+ 拡散層 １３ａ，１３ｂ…ｎ- 拡散層 １４…ゲート絶縁膜 １４１…最下層酸化膜（トンネル酸化膜） １４２…窒化シリコン膜 １４３…最上層酸化膜（トップ酸化膜） １５…コントロールゲート １６…サイドウォール １７…空乏層 ２０…正電源
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ゲート絶縁膜が、半導体基板上に第１の
酸化膜、窒化膜、第２の酸化膜を順に積層した構造を有
し、ゲート電極への印加電圧に応じて絶縁膜の界面に電
荷を蓄積することによりデータの記憶を行い、電荷を放
出させることによりデータの消去を行う不揮発性半導体
記憶装置であって、チャネル中の不純物濃度が１Ｅ１７〜１Ｅ１８ｃｍ
-3 で、ゲート長が０．１μｍ〜０．４μｍであり、 データ消去時は、ゲート電位に対して高電位を少なくと
も一方の拡散層に印加する不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26531095A JP3402014B2 (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26531095A JP3402014B2 (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107040A JPH09107040A (ja) | 1997-04-22 |
| JP3402014B2 true JP3402014B2 (ja) | 2003-04-28 |
Family
ID=17415428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26531095A Expired - Fee Related JP3402014B2 (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3402014B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10054184C1 (de) * | 2000-11-02 | 2002-04-04 | Infineon Technologies Ag | Transistor mit ESD-Schutz |
-
1995
- 1995-10-13 JP JP26531095A patent/JP3402014B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09107040A (ja) | 1997-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4422936B2 (ja) | ツインｍｏｎｏｓメモリアレイの消去方法 | |
| US20060104116A1 (en) | Method of operating a flash memory device | |
| JPH11224908A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JPH05258583A (ja) | 不揮発性記憶装置の制御方法 | |
| JP2993358B2 (ja) | 不揮発性半導体記憶装置の動作方法 | |
| TW476144B (en) | Non-volatile memory | |
| JPH0997849A (ja) | 半導体装置 | |
| JP2871355B2 (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| JPH05235368A (ja) | データ消去方法 | |
| JPH03214778A (ja) | 半導体記憶装置の動作方法 | |
| JPH09252059A (ja) | 半導体装置 | |
| JP4329293B2 (ja) | 不揮発性半導体メモリ装置および電荷注入方法 | |
| JP2754887B2 (ja) | 不揮発性半導体記憶装置及びその書き込み・消去方法 | |
| US5903499A (en) | Method to erase a flash EEPROM using negative gate source erase followed by a high negative gate erase | |
| US6049484A (en) | Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase | |
| JPH11238814A (ja) | 半導体記憶装置およびその制御方法 | |
| JP3425881B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるデータの消去方法 | |
| JP3402014B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06302828A (ja) | 半導体不揮発性記憶装置 | |
| US5949717A (en) | Method to improve flash EEPROM cell write/erase threshold voltage closure | |
| JPH05304301A (ja) | 不揮発性半導体メモリセルの書き換え方式 | |
| JP4197843B2 (ja) | フラッシュメモリ装置の消去時にバンド間電流および／またはアバランシェ電流を減少させるためのバイアス方法および構造 | |
| Kupec et al. | Triple level polysilicon E 2 PROM with single transistor per bit | |
| JPH09246404A (ja) | 不揮発性半導体記憶装置 | |
| JPH04359476A (ja) | 不揮発性半導体メモリの書き換え方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080229 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100228 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |