JPH09107040A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09107040A JPH09107040A JP26531095A JP26531095A JPH09107040A JP H09107040 A JPH09107040 A JP H09107040A JP 26531095 A JP26531095 A JP 26531095A JP 26531095 A JP26531095 A JP 26531095A JP H09107040 A JPH09107040 A JP H09107040A
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Abstract
が容易で、また、選択的消去を実現できるMONOS型
不揮発性半導体記憶装置を提供する。 【解決手段】書き込み時には、コントロールゲート15
に正電圧10Vを印加して、チャネルを通してゲート絶
縁膜14に電荷を蓄積する。そして、消去時には、ドレ
イン拡散層12b、13bに対し正電圧10Vを印加
し、コントロールゲート15に0Vを印加し、ソース拡
散層12a,13aを電気的にオープン(OPEN)と
する。ドレインに正電位を与えることで、チャネル中に
空乏層17が伸び、ゲート下のチャネル電位が上がる。
そのため、ゲート絶縁膜14の窒化シリコン膜142に
保持されている負電荷が空乏層17に引き抜かれ、結果
としてデータが消去される。
Description
可能な不揮発性半導体記憶装置に係り、特に、データの
消去時のバイアスに関するものである。
るフラッシュEEPROMとしては、ゲート絶縁膜とコ
ントロールゲートとの間に層間絶縁膜を介して形成され
たフローティングゲートへの電荷の蓄積状態を制御して
データの書き込み、消去を行うフローティングゲート型
のもの、あるいは窒化膜を含むゲート絶縁膜の界面への
電荷の蓄積状態を制御してデータの書き込み、消去を行
うMONOS型のものが知られている。
は、メモリセルの配列や書き込み方式等によりNOR
型、AND型、NAND型あるいは、DINOR型等の
種々のタイプのものが提案されている。
装置の基本構造を示す簡略図である。
10は、図4に示すように、半導体基板11にソース・
ドレインとなる2つのn+ 拡散層12a,12b、n-
拡散層13a,13bが形成され、n- 拡散層13a,
13b間の基板上にゲート絶縁膜14が形成され、ゲー
ト絶縁膜14上にコントロールゲート15が形成されて
いる。また、ゲート絶縁膜14の両側にはサイドウォー
ル16が形成されている。
下層酸化膜(以下、トンネル酸化膜という)141、中
間層の窒化シリコン膜(SiN)142およびSiO2
からなる最上層の酸化膜143により構成されている。
また、コントロールゲート15は、ポリシリコン膜、お
よびたとえばタングステンシリサイド(WSi)膜等の
シリサイド膜により構成されている。
発性半導体記憶装置10は、ゲート絶縁膜14の窒化シ
リコン膜142へ電荷を蓄積するこによりデータの記憶
を行う。そして、書き込みおよび消去動作時のしきい値
電圧の制御(電荷蓄積量の制御)は、コントロールゲー
ト15への印加電圧を正電圧および負電圧に変化させる
ことにより行う。
10V程度の正電圧に設定することにより、チャネルを
通してゲート絶縁膜14の窒化シリコン膜142へ電荷
を蓄積する。そして、消去時には、ゲート電圧を−10
V程度の負電圧に設定することにより、チャネルを通し
てゲート絶縁膜14の窒化シリコン膜142から正電荷
を引く抜く。
たMONOS型フラッシュEEPROMでは、書き込み
時と消去時とで、印加電圧の極性が異なることから、正
負両極性電源を必要とし、昇圧系回路の設計が容易では
ない。また、消去においてはゲートに負電位を印加する
ため、ゲート上のセルに対しては、一括消去となり、選
択的消去を行うことができない。
のであり、その目的は、正負両極性電源を必要とせず、
昇圧回路の設計が容易で、また、選択的消去を実現でき
る不揮発性半導体記憶装置を提供することにある。
め、本発明は、ゲート絶縁膜が、半導体基板上に第1の
酸化膜、窒化膜、第2の酸化膜を順に積層した構造を有
し、ゲート電極への印加電圧に応じて絶縁膜の界面に電
荷を蓄積するこによりデータの記憶を行い、電荷を放出
させることによりデータの消去を行う不揮発性半導体記
憶装置であって、データ消去時は、ゲート電位に対して
高電位を少なくとも一方の拡散層に印加する。
〜1E18cm-3で、ゲート長が0.1μm〜0.4μ
mであることが好ましい。
電位に対して高電位を少なくとも一方の拡散層に印加す
る。これにより、ゲート下のチャネル中に空乏層が伸
び、ゲート下のチャネル電位が上がる。そのため、ゲー
ト絶縁膜に保持されている負電荷が空乏層に引き抜か
れ、結果としてデータが消去される。
型不揮発性半導体記憶装置の基本構造を示す簡略図で、
消去時のバイアス条件を示している。
性半導体記憶装置、11は半導体基板、12aはソース
としてのn+ 拡散層12a、12bはドレインとしての
n+拡散層、13a,13bはn- 拡散層、14はゲー
ト絶縁膜、15はコントロールゲート、16はサイドウ
ォール、17は空乏層、20は正電源をそれぞれ示して
いる。
らなるトンネル酸化膜141、中間層の窒化シリコン膜
(SiN)142およびSiO2 からなる最上層の酸化
膜143により構成されている。また、コントロールゲ
ート15は、ポリシリコン膜、およびたとえばタングス
テンシリサイド(WSi)膜等のシリサイド膜により構
成される。
発性半導体記憶装置10は、ゲート絶縁膜14の窒化シ
リコン膜142へ電荷を蓄積するこによりデータの記憶
を行う。そして、書き込みおよび消去動作時のしきい値
電圧の制御(電荷蓄積量の制御)は、図示しない書き込
み系回路により以下のようにして行われる。
に、図示しない書き込み系回路により、コントロールゲ
ート15に対し10V程度の正電圧を印加して、チャネ
ルを通してゲート絶縁膜14の窒化シリコン膜142へ
電荷を蓄積する。
系回路により、ドレイン拡散層12b、13bに後述す
る理由によりたとえば正電圧10Vを印加し、コントロ
ールゲート15に0Vを印加し、ソース拡散層12a,
13aを電気的にオープン(OPEN)とする。ドレイ
ンに正電位を与えることで、図1に示すように、チャネ
ル中に空乏層17が伸び、ゲート下のチャネル電位が上
がる。そのため、ゲート絶縁膜14の窒化シリコン膜1
42に保持されている負電荷が空乏層17に引き抜か
れ、結果としてデータが消去される。
消去電圧として、正電圧のみを用いていることから、書
き込み系回路等に正負、両電源を設ける必要がない。そ
の結果、昇圧系回路の設計が容易となる。
ONOS型不揮発性半導体記憶装置10の消去(Erase)
後のしきい値電圧Vthの収束性について評価を行った結
果を示す図である。図2においては、横軸が時間を、縦
軸がしきい値電圧Vthをそれぞれ表し、図1に示すバイ
アス条件、すなわち、ゲート電圧Vgを0V、ソース
(電圧Vs)をオープンとして、ドレイン電圧Vdを、
0V,2V,4V,6V,8V,10Vに設定した場合
の特性を示している。
OS型不揮発性半導体記憶装置10では、ドレイン電圧
Vdを8V以上に設定することにより、ゲート絶縁膜1
4に蓄積された電荷を引き抜ける。したがって、上述し
た本実施形態における消去動作時には、ドレイン電圧を
10Vに設定している。また、この電位の上限は、ドレ
インの耐圧以下に設定する必要がある。
微細なゲート長を持つMONOS型不揮発性半導体記憶
装置10において、ゲート下のチャネルに空乏層が伸び
る基板不純物濃度CB を所定の条件で近似を行った結果
を示す図である。図3において、横軸がドレイン電圧
を、縦軸がゲート長、たとえばチャネル幅Wをそれぞれ
表している。
が0.4μm〜0.1μmだけ広がる基板濃度CB は、
1E17cm-3〜1E18cm-3である。したがって、
0.4μm〜0.1μmと微細なゲート長を持つMON
OS型不揮発性半導体記憶装置10において、基板濃度
CB を1E17cm-3〜1E18cm-3に設定すること
により、ゲート下のチャネルに空乏層を十分に伸ばすこ
とができ、消去動作を効果的に行うことができる。
ば、消去時、ゲート電位に対して高い電位をドレインに
印加して、チャネル中に空乏層17を伸ばし、ゲート下
のチャネル電位を上げて、ゲート絶縁膜14の窒化シリ
コン膜142に保持されている負電荷を空乏層17に引
き抜くようにしたので、書き込み、消去電圧として、正
電圧のみを用いていることができることから、書き込み
系回路等に正負、両電源を設ける必要がなく、その結
果、昇圧系回路の設計が容易となる。また、消去時にゲ
ートに負電圧を与える必要がないことら、一括消去では
なく選択的な消去を実現できる利点がある。
ゲート長を持つMONOS型不揮発性半導体記憶装置1
0において、基板濃度CB を1E17cm-3〜1E18
cm -3に設定することにより、消去動作を確実に行うこ
とができる。
バイアス条件としては、オープン状態とする場合を例に
説明したが、これに限定されるものではなく、ソース拡
散層12a,12bに対しても正電圧を印加すること
で、ソース拡散層12a,12b側からも空乏層17を
伸ばすことができることから、さらに確実で効果的な消
去を行うことができる。
半導体記憶装置によれば、正負両極性電源を必要とせ
ず、昇圧回路の設計が容易にでき、また、選択的消去を
実現できる。
装置の基本構造を示す簡略図で、消去時のバイアス条件
を示す図である。
半導体記憶装置の消去後のしきい値電圧Vthの収束性に
ついて評価を行った結果を示す図である。
つMONOS型不揮発性半導体記憶装置において、ゲー
ト下のチャネルに空乏層が伸びる基板濃度を所定の条件
で近似を行った結果を示す図である。
造を示す簡略図である。
Claims (2)
- 【請求項1】 ゲート絶縁膜が、半導体基板上に第1の
酸化膜、窒化膜、第2の酸化膜を順に積層した構造を有
し、ゲート電極への印加電圧に応じて絶縁膜の界面に電
荷を蓄積するこによりデータの記憶を行い、電荷を放出
させることによりデータの消去を行う不揮発性半導体記
憶装置であって、 データ消去時は、ゲート電位に対して高電位を少なくと
も一方の拡散層に印加する不揮発性半導体記憶装置。 - 【請求項2】 チャネル中の不純物濃度が1E17〜1
E18cm-3で、ゲート長が0.1μm〜0.4μmで
ある請求項1記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26531095A JP3402014B2 (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26531095A JP3402014B2 (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09107040A true JPH09107040A (ja) | 1997-04-22 |
JP3402014B2 JP3402014B2 (ja) | 2003-04-28 |
Family
ID=17415428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26531095A Expired - Fee Related JP3402014B2 (ja) | 1995-10-13 | 1995-10-13 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3402014B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6559503B2 (en) * | 2000-11-02 | 2003-05-06 | Infineon Technologies Ag | Transistor with ESD protection |
-
1995
- 1995-10-13 JP JP26531095A patent/JP3402014B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6559503B2 (en) * | 2000-11-02 | 2003-05-06 | Infineon Technologies Ag | Transistor with ESD protection |
Also Published As
Publication number | Publication date |
---|---|
JP3402014B2 (ja) | 2003-04-28 |
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