JPH06291327A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH06291327A JPH06291327A JP5077303A JP7730393A JPH06291327A JP H06291327 A JPH06291327 A JP H06291327A JP 5077303 A JP5077303 A JP 5077303A JP 7730393 A JP7730393 A JP 7730393A JP H06291327 A JPH06291327 A JP H06291327A
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- Japan
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- gate electrode
- floating gate
- potential
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Abstract
(57)【要約】
【目的】浮遊ゲート電極を有する半導体不揮発性メモリ
において、浮遊ゲート電極から電子を放出する消去動作
後に、メモリセルを劣化させることなくしきい値のバラ
ツキを制御する。 【構成】Ｐ型半導体基板１上に構成された浮遊ゲート電
極３を有する半導体不揮発性メモリにおいて、浮遊ゲー
ト電極３から電子を放出する消去動作後に、Ｐ型半導体
基板１を負電位にして、制御ゲート電極５を所定の電位
に固定し、ドレインを接地しソースに正電圧を印加する
か、或はソースを接地しドレインに正電圧を印加するか
して、ソース又はドレインの近傍で生成させた２次電離
衝突ホットエレクトロンを浮遊ゲート電極に注入して、
メモリセルを正孔の注入で劣化させることなく、メモリ
セルのしきい値のバラツキを小さく制御する。
において、浮遊ゲート電極から電子を放出する消去動作
後に、メモリセルを劣化させることなくしきい値のバラ
ツキを制御する。 【構成】Ｐ型半導体基板１上に構成された浮遊ゲート電
極３を有する半導体不揮発性メモリにおいて、浮遊ゲー
ト電極３から電子を放出する消去動作後に、Ｐ型半導体
基板１を負電位にして、制御ゲート電極５を所定の電位
に固定し、ドレインを接地しソースに正電圧を印加する
か、或はソースを接地しドレインに正電圧を印加するか
して、ソース又はドレインの近傍で生成させた２次電離
衝突ホットエレクトロンを浮遊ゲート電極に注入して、
メモリセルを正孔の注入で劣化させることなく、メモリ
セルのしきい値のバラツキを小さく制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性メモリに
関し、特に浮遊ゲート電極を有する電気的に消去、書き
込み可能な読み出し専用記憶素子（ＥＥＰＲＯＭ）に関
する。
関し、特に浮遊ゲート電極を有する電気的に消去、書き
込み可能な読み出し専用記憶素子（ＥＥＰＲＯＭ）に関
する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの類型のなかには、チップ
上にアレイ構成されるメモリセル全体もしくはチップ上
のメモリセルアレイを幾つかに分割したブロック内のメ
モリセル全体を一括して電気的に消去する一括消去型
（フラッシュ）ＥＥＰＲＯＭと呼ばれるものがある。
上にアレイ構成されるメモリセル全体もしくはチップ上
のメモリセルアレイを幾つかに分割したブロック内のメ
モリセル全体を一括して電気的に消去する一括消去型
（フラッシュ）ＥＥＰＲＯＭと呼ばれるものがある。
【０００３】一括消去型ＥＥＰＲＯＭの代表的な消去動
作例を図１（ａ）及び図６を参照して説明する。
作例を図１（ａ）及び図６を参照して説明する。
【０００４】図１（ａ）において、シリコンからなるＰ
型半導体基板１上に例えば膜厚１０ｎｍの酸化シリコン
膜よりなる第１のゲート絶縁膜２，浮遊ゲート電極３，
例えば実効的な膜厚が２０ｎｍの酸化シリコン膜と窒化
シリコン膜の複合膜よりなる第２のゲート絶縁膜４およ
び制御ゲート電極５が順次積層されて形成された複合ゲ
ート６を有し、Ｐ型半導体基板１表面部に複合ゲート６
を間に挟んで設けられた一対のＮ型拡散層７，８をソー
ス・ドレイン領域として有するメモリセルトランジスタ
（記憶素子）が構成される。浮遊ゲート電極３に電子が
蓄積され、しきい値が例えば８Ｖに書き込まれたメモリ
セルトランジスタを消去状態にする際には、図６に示す
ように、制御ゲート電極の電位ＶG を接地電位にして、
メモリセルアレイでビット線側のＮ型拡散層８（ドレイ
ン領域）の電位ＶD を浮遊電位にしてもう一方のＮ型拡
散層７（ソース領域）の電位を時間ｔ１０からｔ１１ま
で１０ｍｓ、正の高電圧例えば１０Ｖにして浮遊ゲート
電極３から第１のゲート絶縁膜２を介してソース領域
（７）へ電子をファウエル−ノルドハイム（Ｆ−Ｎ）ト
ンネルさせるのが一般的である。このような消去動作後
のメモリセルトランジスタのしきい値は、読み出し動作
時制御ゲート電極５に例えば５Ｖの電源電圧を印加して
十分なオン電流が得られるように、例えば約２Ｖ程度に
するのが望ましい。
型半導体基板１上に例えば膜厚１０ｎｍの酸化シリコン
膜よりなる第１のゲート絶縁膜２，浮遊ゲート電極３，
例えば実効的な膜厚が２０ｎｍの酸化シリコン膜と窒化
シリコン膜の複合膜よりなる第２のゲート絶縁膜４およ
び制御ゲート電極５が順次積層されて形成された複合ゲ
ート６を有し、Ｐ型半導体基板１表面部に複合ゲート６
を間に挟んで設けられた一対のＮ型拡散層７，８をソー
ス・ドレイン領域として有するメモリセルトランジスタ
（記憶素子）が構成される。浮遊ゲート電極３に電子が
蓄積され、しきい値が例えば８Ｖに書き込まれたメモリ
セルトランジスタを消去状態にする際には、図６に示す
ように、制御ゲート電極の電位ＶG を接地電位にして、
メモリセルアレイでビット線側のＮ型拡散層８（ドレイ
ン領域）の電位ＶD を浮遊電位にしてもう一方のＮ型拡
散層７（ソース領域）の電位を時間ｔ１０からｔ１１ま
で１０ｍｓ、正の高電圧例えば１０Ｖにして浮遊ゲート
電極３から第１のゲート絶縁膜２を介してソース領域
（７）へ電子をファウエル−ノルドハイム（Ｆ−Ｎ）ト
ンネルさせるのが一般的である。このような消去動作後
のメモリセルトランジスタのしきい値は、読み出し動作
時制御ゲート電極５に例えば５Ｖの電源電圧を印加して
十分なオン電流が得られるように、例えば約２Ｖ程度に
するのが望ましい。
【０００５】しかしこの様な消去方法では、メモリセル
アレイ全体を一括して消去した場合、各メモリセルトラ
ンジスタの第１のゲート絶縁膜の膜厚や、第２のゲート
絶縁膜の膜厚のバラツキなどに起因して、消去動作後の
各メモリセルトランジスタのしきい値のバラツキが大き
く、約２Ｖを狙っても、０．８Ｖ程度から３．５Ｖ程度
に分布するのが普通である。場合によってはメモリセル
トランジスタがディプリーション状態に過消去されてし
まうこともある。消去動作後のメモリセルトランジスタ
のしきい値が高くなった場合には、読み出し動作時に十
分なオン電流が流れず、読み出し速度が遅くなる。さら
には記憶データを誤って読み出してしまうことにもなり
得て問題である。
アレイ全体を一括して消去した場合、各メモリセルトラ
ンジスタの第１のゲート絶縁膜の膜厚や、第２のゲート
絶縁膜の膜厚のバラツキなどに起因して、消去動作後の
各メモリセルトランジスタのしきい値のバラツキが大き
く、約２Ｖを狙っても、０．８Ｖ程度から３．５Ｖ程度
に分布するのが普通である。場合によってはメモリセル
トランジスタがディプリーション状態に過消去されてし
まうこともある。消去動作後のメモリセルトランジスタ
のしきい値が高くなった場合には、読み出し動作時に十
分なオン電流が流れず、読み出し速度が遅くなる。さら
には記憶データを誤って読み出してしまうことにもなり
得て問題である。
【０００６】そこでこの消去動作後のメモリセルトラン
ジスタのしきい値のバラツキを抑制するため例えば、１
９９１年アイ・イー・ディー・エム テクリナル ダイ
ジェスト誌（１９９１ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ），第３０７頁にヤマダら（Ｓ．ＹＡＭ
ＡＤＡ ｅｔ ａｌ）により開示された技術がある。以
下にこの技術について説明する。
ジスタのしきい値のバラツキを抑制するため例えば、１
９９１年アイ・イー・ディー・エム テクリナル ダイ
ジェスト誌（１９９１ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ），第３０７頁にヤマダら（Ｓ．ＹＡＭ
ＡＤＡ ｅｔ ａｌ）により開示された技術がある。以
下にこの技術について説明する。
【０００７】すなわち上述した浮遊ゲート電極３に蓄積
された電子をソース領域（７）に引き抜く消去動作後
に、ドレイン領域（８）及び制御ゲート電極５を接地電
位にし、ソース領域（７）に例えば５Ｖ程度の電圧を印
加することによりソース領域（７）に容量結合された浮
遊ゲート電極３の電位が１〜３Ｖ程度に浮き上がりドレ
イン領域（８）からソース領域（７）にチャネル電子が
流れ、ソース領域（７）近傍の大きな水平方向電界によ
って高いエネルギーを得たチャネル電子と格子の相互作
用によるアバランシェ降伏によって電子−正孔対を生成
し、この電子または正孔、もしくはその両方がホットに
なり第１のゲート絶縁膜２を通して浮遊ゲート電極３へ
注入されるようにするしきい値制御動作を行う。
された電子をソース領域（７）に引き抜く消去動作後
に、ドレイン領域（８）及び制御ゲート電極５を接地電
位にし、ソース領域（７）に例えば５Ｖ程度の電圧を印
加することによりソース領域（７）に容量結合された浮
遊ゲート電極３の電位が１〜３Ｖ程度に浮き上がりドレ
イン領域（８）からソース領域（７）にチャネル電子が
流れ、ソース領域（７）近傍の大きな水平方向電界によ
って高いエネルギーを得たチャネル電子と格子の相互作
用によるアバランシェ降伏によって電子−正孔対を生成
し、この電子または正孔、もしくはその両方がホットに
なり第１のゲート絶縁膜２を通して浮遊ゲート電極３へ
注入されるようにするしきい値制御動作を行う。
【０００８】ここで上述の従来のしきい値制御動作にお
いて浮遊ゲート電極３に注入される電子または正孔の量
は、浮遊ゲート電極からソース領域へ電子を放出する第
１の消去動作後の浮遊ゲート電極３に残留する電荷量に
依存する。つまり、第１の消去動作後に浮遊ゲート電極
３に電子が残留する場合にはしきい値制御動作（第２の
消去動作）の際、浮遊ゲート電極３の浮遊電位が例えば
１Ｖ程度に低くなり、正孔がより多く浮遊ゲート電極３
に注入される。また、消去動作後に浮遊ゲート電極３に
正孔が蓄積されるほど過消去されている場合には、しき
い値制御動作の際浮遊ゲート電極３の浮遊電位が例えば
３Ｖ程度に高くなり、電子がより多く浮遊ゲート電極３
に注入されることにより、しきい値制御動作後の浮遊ゲ
ート電極３に残留する電荷量が一定になり、メモリセル
トランジスタ９のしきい値が収束する。このため、メモ
リセルアレイ全体を一括して上述の第１の消去動作に引
き続きしきい値制御動作（第２の消去動作）を行うこと
でしきい値制御動作後には各メモリセルトランジスタの
しきい値のバラツキは±０．５Ｖ程度になる。
いて浮遊ゲート電極３に注入される電子または正孔の量
は、浮遊ゲート電極からソース領域へ電子を放出する第
１の消去動作後の浮遊ゲート電極３に残留する電荷量に
依存する。つまり、第１の消去動作後に浮遊ゲート電極
３に電子が残留する場合にはしきい値制御動作（第２の
消去動作）の際、浮遊ゲート電極３の浮遊電位が例えば
１Ｖ程度に低くなり、正孔がより多く浮遊ゲート電極３
に注入される。また、消去動作後に浮遊ゲート電極３に
正孔が蓄積されるほど過消去されている場合には、しき
い値制御動作の際浮遊ゲート電極３の浮遊電位が例えば
３Ｖ程度に高くなり、電子がより多く浮遊ゲート電極３
に注入されることにより、しきい値制御動作後の浮遊ゲ
ート電極３に残留する電荷量が一定になり、メモリセル
トランジスタ９のしきい値が収束する。このため、メモ
リセルアレイ全体を一括して上述の第１の消去動作に引
き続きしきい値制御動作（第２の消去動作）を行うこと
でしきい値制御動作後には各メモリセルトランジスタの
しきい値のバラツキは±０．５Ｖ程度になる。
【０００９】
【発明が解決しようとする課題】メモリセルトランジス
タの第１の消去動作後のしきい値を第２の消去動作で揃
える上述の２段階の消去方法ではアバランシェホットキ
ャリアを浮遊ゲート電極に注入するしきい値制御動作
（第２の消去動作）の際に、正孔が第１のゲート絶縁膜
や、浮遊ゲート電極へ注入されることもある。
タの第１の消去動作後のしきい値を第２の消去動作で揃
える上述の２段階の消去方法ではアバランシェホットキ
ャリアを浮遊ゲート電極に注入するしきい値制御動作
（第２の消去動作）の際に、正孔が第１のゲート絶縁膜
や、浮遊ゲート電極へ注入されることもある。
【００１０】正孔が第１のゲート絶縁膜へ注入される
と、Ｐ型半導体基板の界面に界面準位を生成したり、第
１のゲート絶縁膜中に捕獲されたりする。界面に生成さ
れた界面準位は、メモリセルトランジスタの相互コンダ
クタンス（ｇｍ）の劣化を引き起こし、第１のゲート絶
縁膜に捕獲された正孔は、第１のゲート絶縁膜のトンネ
ル障壁を低下せしめ、浮遊ゲート電極に蓄積された電子
の保持特性の劣化を引き起こす。
と、Ｐ型半導体基板の界面に界面準位を生成したり、第
１のゲート絶縁膜中に捕獲されたりする。界面に生成さ
れた界面準位は、メモリセルトランジスタの相互コンダ
クタンス（ｇｍ）の劣化を引き起こし、第１のゲート絶
縁膜に捕獲された正孔は、第１のゲート絶縁膜のトンネ
ル障壁を低下せしめ、浮遊ゲート電極に蓄積された電子
の保持特性の劣化を引き起こす。
【００１１】
【課題を解決するための手段】本発明は、半導体基板の
表面部のＰ型半導体領域の表面に第１のゲート絶縁膜、
浮遊ゲート電極、第２のゲート絶縁膜及び制御ゲート電
極が順次積層された複合ゲートと、前記Ｐ型半導体領域
の表面部に前記複合ゲート直下部を間に挟んで配置され
た一対のＮ型拡散層とからなる記憶素子をメモリセルア
レイに有する半導体不揮発性メモリにおいて、前記浮遊
ゲート電極に蓄積された電子を前記Ｎ型拡散層の一つま
たは前記Ｐ型半導体領域に放出させ、しかる後前記Ｐ型
半導体領域に負電位を供給し、前記Ｎ型拡散層の一方に
接地電位を供給し、前記Ｎ型拡散層の他方に正電位を供
給することにより前記Ｎ型拡散層の他方の近傍で２次電
離衝突ホットエレクトロンを発生させてその一部を前記
浮遊ゲートへ注入することにより前記記憶素子のしきい
値を制御する手段を備えているというものである。
表面部のＰ型半導体領域の表面に第１のゲート絶縁膜、
浮遊ゲート電極、第２のゲート絶縁膜及び制御ゲート電
極が順次積層された複合ゲートと、前記Ｐ型半導体領域
の表面部に前記複合ゲート直下部を間に挟んで配置され
た一対のＮ型拡散層とからなる記憶素子をメモリセルア
レイに有する半導体不揮発性メモリにおいて、前記浮遊
ゲート電極に蓄積された電子を前記Ｎ型拡散層の一つま
たは前記Ｐ型半導体領域に放出させ、しかる後前記Ｐ型
半導体領域に負電位を供給し、前記Ｎ型拡散層の一方に
接地電位を供給し、前記Ｎ型拡散層の他方に正電位を供
給することにより前記Ｎ型拡散層の他方の近傍で２次電
離衝突ホットエレクトロンを発生させてその一部を前記
浮遊ゲートへ注入することにより前記記憶素子のしきい
値を制御する手段を備えているというものである。
【００１２】
【作用】正電位を供給されたＮ型拡散層近傍で生成され
た電子−正孔体のうち正孔は、Ｐ型半導体領域へ流れ、
第１のゲート絶縁膜や浮遊ゲート電極へ注入されること
はない。
た電子−正孔体のうち正孔は、Ｐ型半導体領域へ流れ、
第１のゲート絶縁膜や浮遊ゲート電極へ注入されること
はない。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】この実施例は、図１（ａ）に示すように、
単結晶シリコンなどのＰ型半導体基板１上に例えば膜厚
１０ｎｍの酸化シリコン膜よりなる第１のゲート絶縁膜
２，富裕ゲート電極３，例えば酸化シリコン膜換算で２
０ｎｍの窒化シリコン膜と酸化シリコン膜との複合膜よ
りなる第２のゲート絶縁膜４および制御ゲート電極５が
順次積層された複合ゲート６を有し、Ｐ型半導体基板１
表面に複合ゲート６を下部を間に挟んで約０．６μｍ離
れて、配置された一対のＮ型拡散層７，８とから構成さ
れた記憶素子をメモリセルアレイに有する一括消去型Ｅ
ＥＰＲＯＭにおいて、まず、制御ゲート電極５と、図示
しないビット線側のＮ型拡散層８（ドレイン領域）を接
地電位にして、Ｎ型拡散層７に高電圧、例えば１０Ｖの
電圧を印加して、浮遊ゲート電極３に蓄積された電子を
第１のゲート絶縁膜２を介してＮ型拡散層７へＦ−Ｎト
ンネルさせる消去動作を行なう。
単結晶シリコンなどのＰ型半導体基板１上に例えば膜厚
１０ｎｍの酸化シリコン膜よりなる第１のゲート絶縁膜
２，富裕ゲート電極３，例えば酸化シリコン膜換算で２
０ｎｍの窒化シリコン膜と酸化シリコン膜との複合膜よ
りなる第２のゲート絶縁膜４および制御ゲート電極５が
順次積層された複合ゲート６を有し、Ｐ型半導体基板１
表面に複合ゲート６を下部を間に挟んで約０．６μｍ離
れて、配置された一対のＮ型拡散層７，８とから構成さ
れた記憶素子をメモリセルアレイに有する一括消去型Ｅ
ＥＰＲＯＭにおいて、まず、制御ゲート電極５と、図示
しないビット線側のＮ型拡散層８（ドレイン領域）を接
地電位にして、Ｎ型拡散層７に高電圧、例えば１０Ｖの
電圧を印加して、浮遊ゲート電極３に蓄積された電子を
第１のゲート絶縁膜２を介してＮ型拡散層７へＦ−Ｎト
ンネルさせる消去動作を行なう。
【００１５】次に、図１（ｂ）に示すように、ある時間
ｔ１にドレイン領域（８）の電位ＶD を接地電位にし、
Ｐ型半導体基板１の電位Ｖｓｕｂを負電位、例えば−３
Ｖにし、その後、（時間ｔ２）、制御ゲート電極５の電
位ＶG を例えば２Ｖにし、更に時間ｔ３にソース領域
（７）を正電位、例えば３．５Ｖにして、ソース領域
（７）近傍で発生して基板電流となる正孔がソース領域
近傍の空乏層を横切ってＰ型半導体基板に注入されると
きに、空乏層中で電界からエネルギーを得てホットにな
り電子−正孔対を発生させ、このうちの電子の一部が空
乏層を横切って第１のゲート絶縁膜２を介して、浮遊ゲ
ート電極３に注入させる（しきい値制御動作）。その後
ｔ４，ｔ５，ｔ６で順次ＶS ，ＶG およびＶｓｕｂをそ
れぞれ接地電位にする。図２は上述のしきい値制御動作
を行った時のメモリセルトランジスタ（記憶素子）のし
きい値の変化を示す。消去動作直後には、しきい値は約
２Ｖから約−１Ｖの範囲でバラツキの幅が約３Ｖある。
本発明のしきい値制御動作により電子を浮遊ゲート電極
３に注入させることで消去動作直後のしきい値のバラツ
キは小さくなり、０．１秒程度の注入時間（ｔ４−ｔ
３）でしきい値のバラツキ幅は、０．５Ｖ以下になる。
ｔ１にドレイン領域（８）の電位ＶD を接地電位にし、
Ｐ型半導体基板１の電位Ｖｓｕｂを負電位、例えば−３
Ｖにし、その後、（時間ｔ２）、制御ゲート電極５の電
位ＶG を例えば２Ｖにし、更に時間ｔ３にソース領域
（７）を正電位、例えば３．５Ｖにして、ソース領域
（７）近傍で発生して基板電流となる正孔がソース領域
近傍の空乏層を横切ってＰ型半導体基板に注入されると
きに、空乏層中で電界からエネルギーを得てホットにな
り電子−正孔対を発生させ、このうちの電子の一部が空
乏層を横切って第１のゲート絶縁膜２を介して、浮遊ゲ
ート電極３に注入させる（しきい値制御動作）。その後
ｔ４，ｔ５，ｔ６で順次ＶS ，ＶG およびＶｓｕｂをそ
れぞれ接地電位にする。図２は上述のしきい値制御動作
を行った時のメモリセルトランジスタ（記憶素子）のし
きい値の変化を示す。消去動作直後には、しきい値は約
２Ｖから約−１Ｖの範囲でバラツキの幅が約３Ｖある。
本発明のしきい値制御動作により電子を浮遊ゲート電極
３に注入させることで消去動作直後のしきい値のバラツ
キは小さくなり、０．１秒程度の注入時間（ｔ４−ｔ
３）でしきい値のバラツキ幅は、０．５Ｖ以下になる。
【００１６】図３は、１６Ｋ個のメモリセルトランジス
タを含むメモリセルアレイに上述の消去動作及びしきい
値制御動作を行った時のメモリセルトランジスタのしき
い値の分布を示すものである。
タを含むメモリセルアレイに上述の消去動作及びしきい
値制御動作を行った時のメモリセルトランジスタのしき
い値の分布を示すものである。
【００１７】消去動作前には、曲線Ａに示すように、浮
遊ゲート電極には電子が蓄積されておりしきい値が約８
Ｖをピークにバラツキ幅約２Ｖの分布をしているが、上
述の消去動作後には、曲線Ｂに示すように、ピークが約
１Ｖで約２Ｖから約−１Ｖの範囲にバラついた分布を示
す。この後上述のしきい値制御動作を０．１秒間行う
と、曲線Ｃに示すように、ピークが約１．７Ｖでバラツ
キ幅が約０．５Ｖの急峻な分布をもつようになる。破線
で示す曲線Ｄは制御ゲート電極５の電位ＶＧを３Ｖにし
た場合のメモリセルトランジスタのしきい値分布を示
す。制御ゲート電極５を３Ｖにした場合には、しきい値
は約１．７Ｖにピークをもち約２．５Ｖから約３．０の
範囲に分布する。この様に本発明のしきい値制御動作で
は、制御ゲート電極５に印加する電圧によりしきい値制
御動作後のしきい値分布のピークの値を制御できる。
遊ゲート電極には電子が蓄積されておりしきい値が約８
Ｖをピークにバラツキ幅約２Ｖの分布をしているが、上
述の消去動作後には、曲線Ｂに示すように、ピークが約
１Ｖで約２Ｖから約−１Ｖの範囲にバラついた分布を示
す。この後上述のしきい値制御動作を０．１秒間行う
と、曲線Ｃに示すように、ピークが約１．７Ｖでバラツ
キ幅が約０．５Ｖの急峻な分布をもつようになる。破線
で示す曲線Ｄは制御ゲート電極５の電位ＶＧを３Ｖにし
た場合のメモリセルトランジスタのしきい値分布を示
す。制御ゲート電極５を３Ｖにした場合には、しきい値
は約１．７Ｖにピークをもち約２．５Ｖから約３．０の
範囲に分布する。この様に本発明のしきい値制御動作で
は、制御ゲート電極５に印加する電圧によりしきい値制
御動作後のしきい値分布のピークの値を制御できる。
【００１８】上述の本発明のしきい値制御動作ではソー
ス領域近傍で生成された、２次電離衝突ホットエレクト
ロンを浮遊ゲート電極３に注入するもので同時に生成さ
れる正孔はＰ型半導体基板１を負電位にしているため、
基板へ流れて第１のゲート絶縁膜２，浮遊ゲート電極３
へ注入されることはない。このため正孔が第１のゲート
絶縁膜２とＰ型半導体基板１界面に界面順位を生成する
ことはなく、また正孔が第１のゲート絶縁膜２に捕獲さ
れて、第１のゲート絶縁膜のＦ−Ｎトンネルの障壁を低
下させて、浮遊ゲート電極に蓄積された電子の保持特性
を劣化させることもない。
ス領域近傍で生成された、２次電離衝突ホットエレクト
ロンを浮遊ゲート電極３に注入するもので同時に生成さ
れる正孔はＰ型半導体基板１を負電位にしているため、
基板へ流れて第１のゲート絶縁膜２，浮遊ゲート電極３
へ注入されることはない。このため正孔が第１のゲート
絶縁膜２とＰ型半導体基板１界面に界面順位を生成する
ことはなく、また正孔が第１のゲート絶縁膜２に捕獲さ
れて、第１のゲート絶縁膜のＦ−Ｎトンネルの障壁を低
下させて、浮遊ゲート電極に蓄積された電子の保持特性
を劣化させることもない。
【００１９】図４は本発明の一実施例の一変形の説明の
ための断面図である。
ための断面図である。
【００２０】Ｎ型半導体基板９の表面部にＰウェル１０
を設け、そこに記憶素子を設けた場合にも本発明を適用
しうる。図１（ｂ）におけるＶｓｕｂをＰウェル１０と
Ｎ型半導体基板９に印加する。
を設け、そこに記憶素子を設けた場合にも本発明を適用
しうる。図１（ｂ）におけるＶｓｕｂをＰウェル１０と
Ｎ型半導体基板９に印加する。
【００２１】図５は本発明の一実施例の他の変形の説明
のための断面図である。
のための断面図である。
【００２２】Ｐ型半導体基板１の表面部にＮウェル１１
を設け、Ｎウェル１１の表面図にＰウェル１０を設け
る。Ｐウェル１０部に記憶素子を設ける。
を設け、Ｎウェル１１の表面図にＰウェル１０を設け
る。Ｐウェル１０部に記憶素子を設ける。
【００２３】この場合はＰウェル１０とＮウェル１１に
Ｖｓｕｂに印加をすればよい。ただし、Ｐ型半導体基板
１１は接地電位とする。
Ｖｓｕｂに印加をすればよい。ただし、Ｐ型半導体基板
１１は接地電位とする。
【００２４】以上説明した消去動作例のしきい値制御動
作ではドレイン領域を接地電位にして、ソース領域中に
正電位例えば３．５Ｖを印加したが、ソース領域を接地
電位にしてドレイン領域を接地電位にしても構わない。
つまりソース領域（７）を接地電位にして、ドレイン領
域（８）に例えば３．５Ｖの正電圧を印加して、ドレイ
ン領域（８）近傍で生成される２次電離衝突ホットエレ
クトロンを第１のゲート絶縁膜２を介して浮遊ゲート電
極３へ注入することでメモリセルトランジスタのしきい
値を制御することも可能である。
作ではドレイン領域を接地電位にして、ソース領域中に
正電位例えば３．５Ｖを印加したが、ソース領域を接地
電位にしてドレイン領域を接地電位にしても構わない。
つまりソース領域（７）を接地電位にして、ドレイン領
域（８）に例えば３．５Ｖの正電圧を印加して、ドレイ
ン領域（８）近傍で生成される２次電離衝突ホットエレ
クトロンを第１のゲート絶縁膜２を介して浮遊ゲート電
極３へ注入することでメモリセルトランジスタのしきい
値を制御することも可能である。
【００２５】また、メモリセルトランジスタのしきい値
制御動作前の消去動作を、ドレイン領域（８）を浮遊電
位にし、制御ゲート電極５を接地電位にし、ソース領域
（７）に例えば１０Ｖの正の高電圧を印加することで浮
遊ゲート電極３に蓄積された電子をソース７にＦ−Ｎト
ンネル放出させて行ったが、他の消去方法でも全く構わ
ない。例えばソース領域（７）及びドレイン領域（８）
を浮遊電位にして、Ｐ型半導体基板１域またはＰウェル
１０を接地電位として、制御ゲート電極５に例えば−１
６Ｖの負の高電圧を印加して、浮遊ゲート電極３に蓄積
された電子をＰ型半導体基板１またはＰウェル１０にＦ
−Ｎトンネル放出させる消去方法でもよい。
制御動作前の消去動作を、ドレイン領域（８）を浮遊電
位にし、制御ゲート電極５を接地電位にし、ソース領域
（７）に例えば１０Ｖの正の高電圧を印加することで浮
遊ゲート電極３に蓄積された電子をソース７にＦ−Ｎト
ンネル放出させて行ったが、他の消去方法でも全く構わ
ない。例えばソース領域（７）及びドレイン領域（８）
を浮遊電位にして、Ｐ型半導体基板１域またはＰウェル
１０を接地電位として、制御ゲート電極５に例えば−１
６Ｖの負の高電圧を印加して、浮遊ゲート電極３に蓄積
された電子をＰ型半導体基板１またはＰウェル１０にＦ
−Ｎトンネル放出させる消去方法でもよい。
【００２６】
【発明の効果】以上説明したように本発明の浮遊ゲート
電極および制御ゲート電極を有する記憶素子の浮遊ゲー
ト電極に蓄積された電子を放出させる消去動作後に、記
憶素子のソース・ドレイン領域であるＮ型拡散層が形成
されるＰ型半導体領域を負電位にして、制御ゲート電極
に所定の電位を印加し、ドレイン領域またはドレイン領
域を接地し、ソース領域またはドレイン領域に正電圧を
印加して、ソース領域近傍又はドレイン領域近傍で生成
させた２次電離衝突ホットエレクトロンを浮遊ゲート電
極に注入するしきい値制御動作を行なうことにより、ホ
ットエレクトロンと同時に生成される正孔はＰ型半導体
領域に流れ、第１のゲート絶縁膜へ注入されることはな
く、従って正孔が第１のゲート絶縁膜を劣化させること
はなく、記憶素子のしきい値制御を行うことができる。
従って半導体不揮発性メモリの保持特性の劣化を防止で
きる効果がある。
電極および制御ゲート電極を有する記憶素子の浮遊ゲー
ト電極に蓄積された電子を放出させる消去動作後に、記
憶素子のソース・ドレイン領域であるＮ型拡散層が形成
されるＰ型半導体領域を負電位にして、制御ゲート電極
に所定の電位を印加し、ドレイン領域またはドレイン領
域を接地し、ソース領域またはドレイン領域に正電圧を
印加して、ソース領域近傍又はドレイン領域近傍で生成
させた２次電離衝突ホットエレクトロンを浮遊ゲート電
極に注入するしきい値制御動作を行なうことにより、ホ
ットエレクトロンと同時に生成される正孔はＰ型半導体
領域に流れ、第１のゲート絶縁膜へ注入されることはな
く、従って正孔が第１のゲート絶縁膜を劣化させること
はなく、記憶素子のしきい値制御を行うことができる。
従って半導体不揮発性メモリの保持特性の劣化を防止で
きる効果がある。
【図１】本発明の一実施例の説明のための記憶素子の断
面図（図１（ａ））およびタイムチャート図１（ｂ）で
ある。
面図（図１（ａ））およびタイムチャート図１（ｂ）で
ある。
【図２】一実施例におけるしきい値制御動作によるしき
い値の変化を示すグラフである。
い値の変化を示すグラフである。
【図３】一実施例におけるしきい値のバラツキを示すグ
ラフである。
ラフである。
【図４】一実施例の一変形の説明のための断面図であ
る。
る。
【図５】一実施例の他の変形の説明のための断面図であ
る。
る。
【図６】従来例における消去動作の説明のためのタイム
チャートである。
チャートである。
１ Ｐ型半導体基板 ２ 第１のゲート絶縁膜 ３ 浮遊ゲート電極 ４ 第２のゲート絶縁膜 ５ 制御ゲート電極 ６ 複合ゲート電極 ７ Ｎ型拡散層（ソース領域） ８ Ｎ型拡散層（ドレイン領域） １０ Ｐウェル １１ Ｎウェル
Claims (2)
- 【請求項１】 半導体基板の表面部のＰ型半導体領域の
表面に第１のゲート絶縁膜、浮遊ゲート電極、第２のゲ
ート絶縁膜及び制御ゲート電極が順次積層された複合ゲ
ートと、前記Ｐ型半導体領域の表面部に前記複合ゲート
直下部を間に挟んで配置された一対のＮ型拡散層とから
なる記憶素子をメモリセルアレイに有する半導体不揮発
性メモリにおいて、前記浮遊ゲート電極に蓄積された電
子を前記Ｎ型拡散層の一つまたは前記Ｐ型半導体領域に
放出させ、しかる後前記Ｐ型半導体領域に負電位を供給
し、前記Ｎ型拡散層の一方に接地電位を供給し、前記Ｎ
型拡散層の他方に正電位を供給することにろい前記Ｎ型
拡散層の他方の近傍で２次電離衝突ホットエレクトロン
を発生させてその一部を前記浮遊ゲート電極へ注入する
ことにより前記記憶素子のしきい値を制御する手段を備
えていることを特徴とする半導体不揮発性メモリ。 - 【請求項２】 記憶素子のしきい値を制御して消去動作
を行なう請求項１記載の半導体不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077303A JPH06291327A (ja) | 1993-04-05 | 1993-04-05 | 半導体不揮発性メモリ |
| US08/222,917 US5414665A (en) | 1993-04-05 | 1994-04-05 | Method of erasing data stored in electrically erasable and programmable read only memory device without deterioration of characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077303A JPH06291327A (ja) | 1993-04-05 | 1993-04-05 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291327A true JPH06291327A (ja) | 1994-10-18 |
Family
ID=13630147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5077303A Withdrawn JPH06291327A (ja) | 1993-04-05 | 1993-04-05 | 半導体不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5414665A (ja) |
| JP (1) | JPH06291327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001118940A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体記憶装置及びその使用方法 |
| JP2001168219A (ja) * | 1999-09-29 | 2001-06-22 | Sony Corp | 不揮発性半導体記憶装置およびその駆動方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09320287A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
| KR100481841B1 (ko) * | 1997-11-25 | 2005-08-25 | 삼성전자주식회사 | 음의고전압을방전시키기위한회로를구비한플래시메모리장치 |
| US6331953B1 (en) * | 2000-02-16 | 2001-12-18 | Advanced Micro Devices | Intelligent ramped gate and ramped drain erasure for non-volatile memory cells |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP2010198685A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 不揮発性半導体メモリ |
| JP6381461B2 (ja) * | 2015-03-10 | 2018-08-29 | 東芝メモリ株式会社 | 不揮発性半導体メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2804066B2 (ja) * | 1989-02-22 | 1998-09-24 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP2794974B2 (ja) * | 1991-04-10 | 1998-09-10 | 日本電気株式会社 | 不揮発性半導体記憶装置の起動方法 |
| JP3061924B2 (ja) * | 1992-03-02 | 2000-07-10 | 日本電気株式会社 | 不揮発性記憶装置の消去方法 |
-
1993
- 1993-04-05 JP JP5077303A patent/JPH06291327A/ja not_active Withdrawn
-
1994
- 1994-04-05 US US08/222,917 patent/US5414665A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168219A (ja) * | 1999-09-29 | 2001-06-22 | Sony Corp | 不揮発性半導体記憶装置およびその駆動方法 |
| JP2001118940A (ja) * | 1999-10-15 | 2001-04-27 | Fujitsu Ltd | 半導体記憶装置及びその使用方法 |
| US6574149B2 (en) | 1999-10-15 | 2003-06-03 | Fujitsu Limited | Semiconductor memory and its usage |
| JP4623782B2 (ja) * | 1999-10-15 | 2011-02-02 | スパンション エルエルシー | 半導体記憶装置及びその使用方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5414665A (en) | 1995-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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