JPH04310697A - 不揮発性半導体記憶装置の起動方法 - Google Patents
不揮発性半導体記憶装置の起動方法Info
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- JPH04310697A JPH04310697A JP3076636A JP7663691A JPH04310697A JP H04310697 A JPH04310697 A JP H04310697A JP 3076636 A JP3076636 A JP 3076636A JP 7663691 A JP7663691 A JP 7663691A JP H04310697 A JPH04310697 A JP H04310697A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の起動方法に関し、特に浮遊ゲート電極を有する電気的
に消去，書き込み可能な読み出し専用記憶装置（ＥＥＰ
ＲＯＭ）の消去動作方法に関する。
の起動方法に関し、特に浮遊ゲート電極を有する電気的
に消去，書き込み可能な読み出し専用記憶装置（ＥＥＰ
ＲＯＭ）の消去動作方法に関する。
【０００２】
【従来の技術】前述のＥＥＰＲＯＭの類型のなかには、
チップ上にアレイ構成されるメモリセル全体を、或は、
チップ上のメモリセルアレイを幾つかに分割したブロッ
ク内のメモリセル全体を一括に電気的に消去する一括消
去型（フラッシュ）ＥＥＰＲＯＭと呼ばれるものがある
。
チップ上にアレイ構成されるメモリセル全体を、或は、
チップ上のメモリセルアレイを幾つかに分割したブロッ
ク内のメモリセル全体を一括に電気的に消去する一括消
去型（フラッシュ）ＥＥＰＲＯＭと呼ばれるものがある
。
【０００３】一括消去型ＥＥＰＲＯＭの代表的な消去動
作例（第１の従来例）を図７を用いて説明する。
作例（第１の従来例）を図７を用いて説明する。
【０００４】図７において、Ｐ型半導体基板１上に第１
のゲート絶縁膜２と浮遊ゲート電極３と第２のゲート絶
縁膜４と制御ゲート電極５が順次積層されて形成された
複合ゲート６を有し、Ｐ型半導体基板１表面に複合ゲー
ト６を間に挟んで互いに電気的に分離されて、各々Ｎ型
拡散層よりなる、ソース７とドレイン８を有してメモリ
セルトランジスタ９が構成される。浮遊ゲート電極３に
蓄積された電子を引き抜く消去動作の際には、制御ゲー
ト電極５を接地電位にして、ドレイン８を浮遊電位にし
て、ソース７に正の高電圧を印加して、浮遊ゲート電極
３とソース７との重なり合う第１のゲート絶縁膜２を介
して電子をファウエル−ノルドハイム（Ｆ−Ｎ）トンネ
ルさせて行なう方法が一般的である。しかし、この消去
方法によれば、ソース７に正の高電圧を印加して、Ｆ−
Ｎトンネルを引き起こす際に、浮遊ゲート電極３下部の
ソース７の表面が、深く空乏化し、バンド間トンネリン
グが誘起され、これにより発生した正孔の一部が第１の
ゲート絶縁膜２中へ注入され、膜を劣化させるという問
題があった。
のゲート絶縁膜２と浮遊ゲート電極３と第２のゲート絶
縁膜４と制御ゲート電極５が順次積層されて形成された
複合ゲート６を有し、Ｐ型半導体基板１表面に複合ゲー
ト６を間に挟んで互いに電気的に分離されて、各々Ｎ型
拡散層よりなる、ソース７とドレイン８を有してメモリ
セルトランジスタ９が構成される。浮遊ゲート電極３に
蓄積された電子を引き抜く消去動作の際には、制御ゲー
ト電極５を接地電位にして、ドレイン８を浮遊電位にし
て、ソース７に正の高電圧を印加して、浮遊ゲート電極
３とソース７との重なり合う第１のゲート絶縁膜２を介
して電子をファウエル−ノルドハイム（Ｆ−Ｎ）トンネ
ルさせて行なう方法が一般的である。しかし、この消去
方法によれば、ソース７に正の高電圧を印加して、Ｆ−
Ｎトンネルを引き起こす際に、浮遊ゲート電極３下部の
ソース７の表面が、深く空乏化し、バンド間トンネリン
グが誘起され、これにより発生した正孔の一部が第１の
ゲート絶縁膜２中へ注入され、膜を劣化させるという問
題があった。
【０００５】そこでこの問題を解決するため例えば、１
９９０ シンポジウム オン ブイエルエスアイ
テクノロジー ダイジェスト オブ テクニ
カル ペーパーズ１２９頁次（１９９０ Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｙ Ｄｅｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ Ｐ．１２９）記載の『ア ナン
ド ストラクチャード セル ウィズ ア
ニュープログラミングテクノロジー フォア ハイ
リー リライアブル ５ボルト オンリーフラッ
シュ イーイーピーロム』（“Ａ ＮＡＮＤ Ｓ
ＴＲＵＣＴＵＲＥＤＣＥＬＬ ＷＩＴＨ Ａ Ｎ
ＥＷ ＰＲＯＧＲＡＭＩＮＧ ＴＥＣＨＮＯＬＯＧ
Ｙ ＦＯＲ ＨＩＧＨＬＹ ＲＥＬＩＡＢＬＥ
５Ｖ−ＯＮＬＹ ＦＬＡＳＨＥＥＰＲＯＭ”）に開
示される消去法（第２の従来例）が提案された。すなわ
ち、図１に示す様に、Ｎ型半導体基板１０、表面にＰ型
不純物を導入して形成されたＰ型ウェル１１上に第１の
ゲート絶縁膜１２と浮遊ゲート電極１３と第２のゲート
絶縁膜１４と、制御ゲート電極１５とで構成された複合
ゲート１６を有し、Ｎ型拡散層でなるソース１７と、Ｎ
型拡散層で成るドレイン１８とを有して構成されたメモ
リセルトランジスタ１９において、消去動作の際、制御
ゲート電極１５を接地電位にして、ソース１７とドレイ
ン１８を浮遊電位にして、Ｐ型ウェル１１及びＮ型半導
体基板１０に正の高電圧を１パルス印加して、浮遊ゲー
ト電極１３から第１のゲート絶縁膜１２を介してＰ型ウ
ェル１１へ電子をＦ−Ｎトンネルさせて行なう。ここで
半導体基板をＮ型にして、Ｐ型ウェル１１を設けたのは
メモリセルトランジスタ１９の動作を制御する周辺回路
素子を、前記Ｐ型ウェル１１とは別に電気的に分離され
たＰ型ウェル内に設けて、該Ｐ型ウェルを接地電位に固
定することにより消去動作の際にメモリセルトランジス
タ１９を取り囲むＰ型ウェル１１とＮ型半導体基板１０
に正の高電圧を印加する電気的影響が周辺回路素子に及
ぶのを防ぐためである。このメモリセルトランジスタ１
９を内包するＰ型ウェル１１とＮ型半導体基板１０に正
電圧を印加する第２の従来例の消去方法では、前述のソ
ースに正の高電圧を印加する第１の従来例の消去方法と
は違って、消去動作の際にバンド間トンネル電流が発生
しトンネル膜である第１のゲート絶縁膜を劣化させるこ
とはない。
９９０ シンポジウム オン ブイエルエスアイ
テクノロジー ダイジェスト オブ テクニ
カル ペーパーズ１２９頁次（１９９０ Ｓｙｍｐ
ｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｙ Ｄｅｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ Ｐ．１２９）記載の『ア ナン
ド ストラクチャード セル ウィズ ア
ニュープログラミングテクノロジー フォア ハイ
リー リライアブル ５ボルト オンリーフラッ
シュ イーイーピーロム』（“Ａ ＮＡＮＤ Ｓ
ＴＲＵＣＴＵＲＥＤＣＥＬＬ ＷＩＴＨ Ａ Ｎ
ＥＷ ＰＲＯＧＲＡＭＩＮＧ ＴＥＣＨＮＯＬＯＧ
Ｙ ＦＯＲ ＨＩＧＨＬＹ ＲＥＬＩＡＢＬＥ
５Ｖ−ＯＮＬＹ ＦＬＡＳＨＥＥＰＲＯＭ”）に開
示される消去法（第２の従来例）が提案された。すなわ
ち、図１に示す様に、Ｎ型半導体基板１０、表面にＰ型
不純物を導入して形成されたＰ型ウェル１１上に第１の
ゲート絶縁膜１２と浮遊ゲート電極１３と第２のゲート
絶縁膜１４と、制御ゲート電極１５とで構成された複合
ゲート１６を有し、Ｎ型拡散層でなるソース１７と、Ｎ
型拡散層で成るドレイン１８とを有して構成されたメモ
リセルトランジスタ１９において、消去動作の際、制御
ゲート電極１５を接地電位にして、ソース１７とドレイ
ン１８を浮遊電位にして、Ｐ型ウェル１１及びＮ型半導
体基板１０に正の高電圧を１パルス印加して、浮遊ゲー
ト電極１３から第１のゲート絶縁膜１２を介してＰ型ウ
ェル１１へ電子をＦ−Ｎトンネルさせて行なう。ここで
半導体基板をＮ型にして、Ｐ型ウェル１１を設けたのは
メモリセルトランジスタ１９の動作を制御する周辺回路
素子を、前記Ｐ型ウェル１１とは別に電気的に分離され
たＰ型ウェル内に設けて、該Ｐ型ウェルを接地電位に固
定することにより消去動作の際にメモリセルトランジス
タ１９を取り囲むＰ型ウェル１１とＮ型半導体基板１０
に正の高電圧を印加する電気的影響が周辺回路素子に及
ぶのを防ぐためである。このメモリセルトランジスタ１
９を内包するＰ型ウェル１１とＮ型半導体基板１０に正
電圧を印加する第２の従来例の消去方法では、前述のソ
ースに正の高電圧を印加する第１の従来例の消去方法と
は違って、消去動作の際にバンド間トンネル電流が発生
しトンネル膜である第１のゲート絶縁膜を劣化させるこ
とはない。
【０００６】
【発明が解決しようとする課題】前述の消去動作の際に
、バンド間トンネル電流の発生を抑えられる第２の従来
例による消去方法にも、メモリセルトランジスタのしき
い値が消去動作後に負の方向に変動するという新たな問
題がある。これは、消去動作により、浮遊ゲート電極下
部の第１のゲート絶縁膜全体に多量の電子が捕獲され、
この捕獲された電子が、浮遊ゲート電極の自己電界によ
り徐々に放出されるためである。この様にメモリセルト
ランジスタの消去後のしきい値が負の方向に変動すると
、メモリセルトランジスタがティプリーションになる過
消去の状態にもなり得て問題である。
、バンド間トンネル電流の発生を抑えられる第２の従来
例による消去方法にも、メモリセルトランジスタのしき
い値が消去動作後に負の方向に変動するという新たな問
題がある。これは、消去動作により、浮遊ゲート電極下
部の第１のゲート絶縁膜全体に多量の電子が捕獲され、
この捕獲された電子が、浮遊ゲート電極の自己電界によ
り徐々に放出されるためである。この様にメモリセルト
ランジスタの消去後のしきい値が負の方向に変動すると
、メモリセルトランジスタがティプリーションになる過
消去の状態にもなり得て問題である。
【０００７】
【課題を解決するための手段】本発明の浮遊ゲート電極
を有する一括消去型ＥＥＰＲＯＭの消去方法では、制御
ゲート電極を接地電位にし、ソース及びドレインを浮遊
電位にしてメモリセルトランジスタを内包するＰ型ウェ
ルに互いのパルスの間隔（Ｉ）と印加するパルスの回数
（Ｎ）の積（Ｉ×Ｎ）が０．１秒以上である正の高電圧
の複数の連続パルスを印加して、浮遊ゲート電極から第
１のゲート絶縁膜を介してＰ型ウェルへ電子を断続的に
Ｆ−Ｎトンネルさせて消去する。この消去方法によれば
メモリセルトランジスタの消去後のしきい値の変動は抑
えられ、かつ第１の従来例の消去方法において問題であ
った消去動作時にバンド間トンネル電流が生成し第１ゲ
ート絶縁膜を劣化させることもない。
を有する一括消去型ＥＥＰＲＯＭの消去方法では、制御
ゲート電極を接地電位にし、ソース及びドレインを浮遊
電位にしてメモリセルトランジスタを内包するＰ型ウェ
ルに互いのパルスの間隔（Ｉ）と印加するパルスの回数
（Ｎ）の積（Ｉ×Ｎ）が０．１秒以上である正の高電圧
の複数の連続パルスを印加して、浮遊ゲート電極から第
１のゲート絶縁膜を介してＰ型ウェルへ電子を断続的に
Ｆ−Ｎトンネルさせて消去する。この消去方法によれば
メモリセルトランジスタの消去後のしきい値の変動は抑
えられ、かつ第１の従来例の消去方法において問題であ
った消去動作時にバンド間トンネル電流が生成し第１ゲ
ート絶縁膜を劣化させることもない。
【０００８】
【実施例】次に本発明の第１の実施例を詳細に説明する
。
。
【０００９】メモリセルトランジスタの構成は前述の第
２の従来例と同様である。すなわち、図１において、Ｎ
型半導体基板１０の表面に選択的にＰ型不純物を導入し
て形成した、例えば不純物濃度が５×１０１６ｃｍ−３
で深さが１．２μｍのＰ型ウェル１を有し、前記Ｐ型ウ
ェル１１上に例えば膜厚１００オングストロームのシリ
コン酸化膜よりなる第１のゲート絶縁膜１２と、浮遊ゲ
ート電極１３と、例えばシリコン酸化膜とシリコン窒化
膜の複合膜で実効的な膜厚が２００オングストロームの
第２のゲート絶縁膜１４と制御ゲート電極１５が順次積
層されて形成された複合ゲート１６を有し、前記Ｐ型ウ
ェル１１表面に前記複合ゲート１６を間に挟んで互いに
電気的に分離されたＮ型拡散層で成るソース１７及びド
レイン１８を有して、メモリセルトランジスタ１９が構
成される。前記メモリセルトランジスタ１９において、
しきい値電圧が例えば８．０Ｖになるよう書き込まれて
、浮遊ゲート電極１３に蓄積された電子を引き抜く消去
動作を本発明では次の様に行う。前記制御ゲート電極１
５を接地し、前記ソース１７及び前記ドレイン１８を浮
遊電位にし、前記Ｐ型ウェル１１及び前記Ｎ型半導体基
板１０にパルスの高さが例えば１２Ｖでパルス幅が例え
ば１０マイクロ秒のパルスを互いのパルスの間隔（Ｉ）
と印加するパルスの回数（Ｎ）の積（Ｉ×Ｎ）が０．１
秒以上になるように複数回印加する、例えば互いのパル
スの間隔を１０ミリ秒にして、パルスを１００回印加す
ることにより浮遊ゲート電極１３からＰ型ウェル１１に
電子を断続的にＦ−Ｎトンネルさせて行う。この様に消
去を行うと消去動作後のしきい値電圧は、約２．０Ｖに
なる。またこの消去後のしきい値電圧は安定しており経
時変動することはない。
２の従来例と同様である。すなわち、図１において、Ｎ
型半導体基板１０の表面に選択的にＰ型不純物を導入し
て形成した、例えば不純物濃度が５×１０１６ｃｍ−３
で深さが１．２μｍのＰ型ウェル１を有し、前記Ｐ型ウ
ェル１１上に例えば膜厚１００オングストロームのシリ
コン酸化膜よりなる第１のゲート絶縁膜１２と、浮遊ゲ
ート電極１３と、例えばシリコン酸化膜とシリコン窒化
膜の複合膜で実効的な膜厚が２００オングストロームの
第２のゲート絶縁膜１４と制御ゲート電極１５が順次積
層されて形成された複合ゲート１６を有し、前記Ｐ型ウ
ェル１１表面に前記複合ゲート１６を間に挟んで互いに
電気的に分離されたＮ型拡散層で成るソース１７及びド
レイン１８を有して、メモリセルトランジスタ１９が構
成される。前記メモリセルトランジスタ１９において、
しきい値電圧が例えば８．０Ｖになるよう書き込まれて
、浮遊ゲート電極１３に蓄積された電子を引き抜く消去
動作を本発明では次の様に行う。前記制御ゲート電極１
５を接地し、前記ソース１７及び前記ドレイン１８を浮
遊電位にし、前記Ｐ型ウェル１１及び前記Ｎ型半導体基
板１０にパルスの高さが例えば１２Ｖでパルス幅が例え
ば１０マイクロ秒のパルスを互いのパルスの間隔（Ｉ）
と印加するパルスの回数（Ｎ）の積（Ｉ×Ｎ）が０．１
秒以上になるように複数回印加する、例えば互いのパル
スの間隔を１０ミリ秒にして、パルスを１００回印加す
ることにより浮遊ゲート電極１３からＰ型ウェル１１に
電子を断続的にＦ−Ｎトンネルさせて行う。この様に消
去を行うと消去動作後のしきい値電圧は、約２．０Ｖに
なる。またこの消去後のしきい値電圧は安定しており経
時変動することはない。
【００１０】図２は、消去動作後のメモリセルトランジ
スタのしきい値電圧の経時変化を消去に際して、Ｐ型ウ
ェル１１及びＮ型半導体基板１０に印加するパルスの数
を１個，１０個，１００個として比較した図である。印
加したパルスの高さは１２Ｖであり、パルスの間隔と幅
は、各々１０ミリ秒と１０マイクロ秒である。パルスの
数が１個の場合は、前述の第２の従来例に相当するが、
この場合、消去後にしきい値電圧の経時変動が大きく、
消去後約１０００秒になるまでしきい値電圧は下がり続
ける。この消去後のしきい値電圧の経時変動は、消去の
際のパルスの数が多い程少なく、１００パルスの場合は
、ほとんどしきい値電圧は経時変動しなくなる。ここで
消去動作後にしきい値電圧が経時的に低下するのは、電
子をＦ−Ｎトンネルさせて消去する際浮遊ゲート電極１
３の下部全体の第１のゲート絶縁膜１２に電子が捕獲さ
れ、この捕獲された電子が消去動作後、浮遊ゲート電極
１３の自己電界により徐々にＰ型ウェル１１へ離脱して
いくためと考えられる。消去動作の際に印加するパルス
の数が多い程、消去後に第１のゲート絶縁膜１２捕獲さ
れる電子の量が少なくなって、消去後のしきい値電圧の
経時変動が少なくなると思われる。
スタのしきい値電圧の経時変化を消去に際して、Ｐ型ウ
ェル１１及びＮ型半導体基板１０に印加するパルスの数
を１個，１０個，１００個として比較した図である。印
加したパルスの高さは１２Ｖであり、パルスの間隔と幅
は、各々１０ミリ秒と１０マイクロ秒である。パルスの
数が１個の場合は、前述の第２の従来例に相当するが、
この場合、消去後にしきい値電圧の経時変動が大きく、
消去後約１０００秒になるまでしきい値電圧は下がり続
ける。この消去後のしきい値電圧の経時変動は、消去の
際のパルスの数が多い程少なく、１００パルスの場合は
、ほとんどしきい値電圧は経時変動しなくなる。ここで
消去動作後にしきい値電圧が経時的に低下するのは、電
子をＦ−Ｎトンネルさせて消去する際浮遊ゲート電極１
３の下部全体の第１のゲート絶縁膜１２に電子が捕獲さ
れ、この捕獲された電子が消去動作後、浮遊ゲート電極
１３の自己電界により徐々にＰ型ウェル１１へ離脱して
いくためと考えられる。消去動作の際に印加するパルス
の数が多い程、消去後に第１のゲート絶縁膜１２捕獲さ
れる電子の量が少なくなって、消去後のしきい値電圧の
経時変動が少なくなると思われる。
【００１１】図３は、消去動作後のメモリセルトランジ
スタのしきい値電圧の経時変動を、Ｐ型ウェル１１及び
Ｎ型半導体基板１０にパルス高さ１２Ｖ，パルス幅１０
０マイクロ秒の１００個のパルスを印加して、消去する
際、各パルスの間隔を１００マイクロ秒，１ミリ秒，１
０ミリ秒として比較した図である。パルスとパルスの間
隔が１００マイクロ秒の場合には、図２における１個の
パルスを印加して消去した場合と同程度に消去動作後の
しきい値電圧が経時変動するが、パルスとパルスの間隔
が１ミリ秒以上になると、しきい値電圧の経時変動が抑
えられる効果が出てくる。電圧の印加されていないパル
スとパルスの間に第１ゲート絶縁膜１２に捕獲された電
子がＰ型ウェル１１に離脱するために、パルスとパルス
の間隔が長い方が、消去動作後に第１ゲート絶縁膜１２
に捕獲された電子の量は少なく、従って消去動作後のし
きい値電圧の経時変動も少ないと考えられる。
スタのしきい値電圧の経時変動を、Ｐ型ウェル１１及び
Ｎ型半導体基板１０にパルス高さ１２Ｖ，パルス幅１０
０マイクロ秒の１００個のパルスを印加して、消去する
際、各パルスの間隔を１００マイクロ秒，１ミリ秒，１
０ミリ秒として比較した図である。パルスとパルスの間
隔が１００マイクロ秒の場合には、図２における１個の
パルスを印加して消去した場合と同程度に消去動作後の
しきい値電圧が経時変動するが、パルスとパルスの間隔
が１ミリ秒以上になると、しきい値電圧の経時変動が抑
えられる効果が出てくる。電圧の印加されていないパル
スとパルスの間に第１ゲート絶縁膜１２に捕獲された電
子がＰ型ウェル１１に離脱するために、パルスとパルス
の間隔が長い方が、消去動作後に第１ゲート絶縁膜１２
に捕獲された電子の量は少なく、従って消去動作後のし
きい値電圧の経時変動も少ないと考えられる。
【００１２】図４は、消去動作後１秒から１０００秒の
間のメモリセルトランジスタ９のしきい値電圧の変化量
の消去の際にＰ型ウェル１１及びＮ型半導体基板１０に
印加した正の高電圧の連続パルスのパルス間隔（Ｉ）と
パルス回数（Ｎ）の積（Ｉ×Ｎ）に対する依存性を見た
図である。Ｐ型ウェル１１及びＮ型半導体基板１０に印
加した各パルスの高さは１２Ｖであり、幅は１０マイク
ロ秒である。パルス間隔（Ｉ）×パルス回数（Ｎ）が約
０．１秒以上でメモリセルトランジスタ１９のしきい値
電圧の経時変化量は減少する傾向がある。従って、消去
動作後にメモリセルトランジスタ１９の安定したしきい
値電圧を得るには、消去動作の際にＰ型ウェル１１及び
Ｎ型半導体基板１０に正の高電圧の連続パルスを印加し
て、その各パルスの間隔（Ｉ）とパルス回数（Ｎ）はＩ
×Ｎが０．１秒以上になるようにすればよい。
間のメモリセルトランジスタ９のしきい値電圧の変化量
の消去の際にＰ型ウェル１１及びＮ型半導体基板１０に
印加した正の高電圧の連続パルスのパルス間隔（Ｉ）と
パルス回数（Ｎ）の積（Ｉ×Ｎ）に対する依存性を見た
図である。Ｐ型ウェル１１及びＮ型半導体基板１０に印
加した各パルスの高さは１２Ｖであり、幅は１０マイク
ロ秒である。パルス間隔（Ｉ）×パルス回数（Ｎ）が約
０．１秒以上でメモリセルトランジスタ１９のしきい値
電圧の経時変化量は減少する傾向がある。従って、消去
動作後にメモリセルトランジスタ１９の安定したしきい
値電圧を得るには、消去動作の際にＰ型ウェル１１及び
Ｎ型半導体基板１０に正の高電圧の連続パルスを印加し
て、その各パルスの間隔（Ｉ）とパルス回数（Ｎ）はＩ
×Ｎが０．１秒以上になるようにすればよい。
【００１３】図５は各消去方法による書き込みと消去の
繰り返し特性を比較した図である。実線は、前述した第
１の従来例の消去方法を用いた繰り返し特性である。消
去は制御ゲート電極を接地電位にし、ドレインを浮遊電
位にして、ソースにパルス高さ１０Ｖ，パルス幅１０ミ
リ秒のパルスを印加して行った。破線は前述の第２の従
来例による消去方法を用いた繰り返し特性である。消去
は、制御ゲート電極を接地電位にし、ソース及びドレイ
ンを浮遊電位にして、Ｐ型ウェル及びＮ型半導体基板に
パルス高さ１３Ｖ，パルス幅１０ミリ秒のパルスを１回
印加して行った。一点鎖線は、本発明の第１の実施例の
消去方法を用いた繰り返し特性である。書き込みはすべ
て制御ゲート電極に１４Ｖ印加し、ソースを接地し、ド
レインにパルス高さ６Ｖ，パルス幅１００マイクロ秒の
パルスを印加し、チャンネルホットエレクトロンを浮遊
ゲート電極に注入して行った。第１の従来例による消去
方法を用いた繰り返し特性が最も悪く、本発明の消去方
法を用いた場合には、第２の従来例による消去方法を用
いた場合に比べ、同等以上の優れた繰り返し特性が得ら
れる。従って、本発明の消去法によれば、消去動作後の
メモリセルトランジスタのしきい値電圧の経時変動が無
く、かつ優れた繰り返し特性が得られる。
繰り返し特性を比較した図である。実線は、前述した第
１の従来例の消去方法を用いた繰り返し特性である。消
去は制御ゲート電極を接地電位にし、ドレインを浮遊電
位にして、ソースにパルス高さ１０Ｖ，パルス幅１０ミ
リ秒のパルスを印加して行った。破線は前述の第２の従
来例による消去方法を用いた繰り返し特性である。消去
は、制御ゲート電極を接地電位にし、ソース及びドレイ
ンを浮遊電位にして、Ｐ型ウェル及びＮ型半導体基板に
パルス高さ１３Ｖ，パルス幅１０ミリ秒のパルスを１回
印加して行った。一点鎖線は、本発明の第１の実施例の
消去方法を用いた繰り返し特性である。書き込みはすべ
て制御ゲート電極に１４Ｖ印加し、ソースを接地し、ド
レインにパルス高さ６Ｖ，パルス幅１００マイクロ秒の
パルスを印加し、チャンネルホットエレクトロンを浮遊
ゲート電極に注入して行った。第１の従来例による消去
方法を用いた繰り返し特性が最も悪く、本発明の消去方
法を用いた場合には、第２の従来例による消去方法を用
いた場合に比べ、同等以上の優れた繰り返し特性が得ら
れる。従って、本発明の消去法によれば、消去動作後の
メモリセルトランジスタのしきい値電圧の経時変動が無
く、かつ優れた繰り返し特性が得られる。
【００１４】次に本発明の第２の実施例を図６を参照し
て述べる。
て述べる。
【００１５】図６において、、Ｐ型半導体基板２０、表
面にＮ型不純物を導入して形成された例えば不純物濃度
３×１０１６ｃｍ−３，深さ２．０μｍのＮ型ウェル２
１を有し、前記Ｎ型ウェル表面にＰ型不純物を導入して
形成された例えば不純物濃度５×１０１６ｃｍ−２，深
さ１．２μｍのＰ型ウェル２２を有し、前記Ｐ型ウェル
２２上に第１のゲート絶縁膜２３と浮遊ゲート電極２４
と第２のゲート絶縁膜２５と制御ゲート電極２６を順次
積層して形成された複合ゲート２７を有し、前記Ｐ型ウ
ェル２２表面に前記複合ゲート２７を間に挟んで電気的
に分離されたＮ型拡散層よりなるソース２８及びドレイ
ン２９を有して構成されたメモリセルトランジスタ３０
において、消去動作を、前記制御ゲート電極２６を接地
電位にし、前記ソース２８、及び前記ドレイン２９を浮
遊電位にし、前記Ｐ型半導体基板２０を接地電位にし、
前記Ｐ型ウェル２２及び前記Ｎ型ウェル２１にパルスと
高さが例えば１２Ｖ、パルスとパルスの間隔が例えば１
０ミリ秒、パルスの幅が例えば１０マイクロ秒のパルス
を１００個連続して印加して、前記浮遊ゲート電極２４
に蓄積された電子を前記Ｐ型ウェル２２に断続的にＦ−
Ｎトンネル放出させて行う。上述の本発明の第２実施例
のようにメモリセルトランジスタ３０をＮ型ウェル２１
とＰ型ウェル２２の２重のウェルの中に形成すれば、消
去動作の際、Ｐ型半導体基板２０を接地電位にしておく
ことが出来るため、メモリセルトランジスタ３０を動作
制御する周辺回路素子を特別にメモリセルトランジスタ
３０を取り囲むＰ型ウェル２２とは別のＰ型ウェルに形
成しなくても、メモリセルトランジスタ３０の消去動作
の際にＰ型ウェル２２及びＮ型ウェル２１の印加する電
圧の影響が前記周辺回路素子におよぶことはないという
利点がある。
面にＮ型不純物を導入して形成された例えば不純物濃度
３×１０１６ｃｍ−３，深さ２．０μｍのＮ型ウェル２
１を有し、前記Ｎ型ウェル表面にＰ型不純物を導入して
形成された例えば不純物濃度５×１０１６ｃｍ−２，深
さ１．２μｍのＰ型ウェル２２を有し、前記Ｐ型ウェル
２２上に第１のゲート絶縁膜２３と浮遊ゲート電極２４
と第２のゲート絶縁膜２５と制御ゲート電極２６を順次
積層して形成された複合ゲート２７を有し、前記Ｐ型ウ
ェル２２表面に前記複合ゲート２７を間に挟んで電気的
に分離されたＮ型拡散層よりなるソース２８及びドレイ
ン２９を有して構成されたメモリセルトランジスタ３０
において、消去動作を、前記制御ゲート電極２６を接地
電位にし、前記ソース２８、及び前記ドレイン２９を浮
遊電位にし、前記Ｐ型半導体基板２０を接地電位にし、
前記Ｐ型ウェル２２及び前記Ｎ型ウェル２１にパルスと
高さが例えば１２Ｖ、パルスとパルスの間隔が例えば１
０ミリ秒、パルスの幅が例えば１０マイクロ秒のパルス
を１００個連続して印加して、前記浮遊ゲート電極２４
に蓄積された電子を前記Ｐ型ウェル２２に断続的にＦ−
Ｎトンネル放出させて行う。上述の本発明の第２実施例
のようにメモリセルトランジスタ３０をＮ型ウェル２１
とＰ型ウェル２２の２重のウェルの中に形成すれば、消
去動作の際、Ｐ型半導体基板２０を接地電位にしておく
ことが出来るため、メモリセルトランジスタ３０を動作
制御する周辺回路素子を特別にメモリセルトランジスタ
３０を取り囲むＰ型ウェル２２とは別のＰ型ウェルに形
成しなくても、メモリセルトランジスタ３０の消去動作
の際にＰ型ウェル２２及びＮ型ウェル２１の印加する電
圧の影響が前記周辺回路素子におよぶことはないという
利点がある。
【００１６】
【発明の効果】以上説明したように本発明では、半導体
基板表面に形成されたＰ型ウェル上に第１のゲート絶縁
膜と浮遊ゲート電極と第２のゲート絶縁膜と制御ゲート
電極を順次積層して形成された複合ゲートを有し、前記
Ｐ型ウェル表面に前記複合ゲートを間に挟んで互いに電
気的に分離されたＮ型拡散層よりなるソース及びドレイ
ンを有して構成される一括消去型ＥＥＰＲＯＭのメモリ
セルトランジスタにおける消去動作を、前記制御ゲート
電極を接地電位にし、前記ソース及び前記ドレインを浮
遊電位にして、前記メモリセルトランジスタを取り囲む
前記Ｐ型ウェルに、互いのパルスの間隔（Ｉ）と印加す
るパルスの回数（Ｎ）の積（Ｉ×Ｎ）が０．１秒以上で
ある正の高電圧の連続パルスを印加して、前記浮遊ゲー
ト電極から前記第１のゲート絶縁膜を介して前記Ｐ型ウ
ェルへ電子を断続的にＦ−Ｎトンネルさせて行うため、
消去動作後のメモリセルトランジスタのしきい値が経時
変動することなく安定しており、かつ優れた書き込みと
消去の繰り返し特性が得られる効果がある。
基板表面に形成されたＰ型ウェル上に第１のゲート絶縁
膜と浮遊ゲート電極と第２のゲート絶縁膜と制御ゲート
電極を順次積層して形成された複合ゲートを有し、前記
Ｐ型ウェル表面に前記複合ゲートを間に挟んで互いに電
気的に分離されたＮ型拡散層よりなるソース及びドレイ
ンを有して構成される一括消去型ＥＥＰＲＯＭのメモリ
セルトランジスタにおける消去動作を、前記制御ゲート
電極を接地電位にし、前記ソース及び前記ドレインを浮
遊電位にして、前記メモリセルトランジスタを取り囲む
前記Ｐ型ウェルに、互いのパルスの間隔（Ｉ）と印加す
るパルスの回数（Ｎ）の積（Ｉ×Ｎ）が０．１秒以上で
ある正の高電圧の連続パルスを印加して、前記浮遊ゲー
ト電極から前記第１のゲート絶縁膜を介して前記Ｐ型ウ
ェルへ電子を断続的にＦ−Ｎトンネルさせて行うため、
消去動作後のメモリセルトランジスタのしきい値が経時
変動することなく安定しており、かつ優れた書き込みと
消去の繰り返し特性が得られる効果がある。
【図１】本発明の不揮発性半導体記憶装置の起動方法の
第１の実施例及び第２の従来例を説明するための断面図
である。
第１の実施例及び第２の従来例を説明するための断面図
である。
【図２】本発明の効果を説明するための消去動作後のメ
モリトランジスタのしきい値の変動を消去動作の際にＰ
型ウェルに印加する正電圧パルスの数により比較した図
である。
モリトランジスタのしきい値の変動を消去動作の際にＰ
型ウェルに印加する正電圧パルスの数により比較した図
である。
【図３】本発明の効果を説明するための消去動作後のメ
モリトランジスタのしきい値の変動を消去動作の際にＰ
型ウェルに印加する連続する正電圧パルスの各パルスの
間隔時間により比較した図である。
モリトランジスタのしきい値の変動を消去動作の際にＰ
型ウェルに印加する連続する正電圧パルスの各パルスの
間隔時間により比較した図である。
【図４】本発明の効果を示すための、消去動作後１秒か
ら１０００秒までのメモリセルトランジスタのしきい値
の経時変化量の、消去動作の際Ｐ型ウェルとＮ型半導体
基板に印加した正の高電圧の連続パルスの互いのパルス
間隔と印加するパルス回数の積に対する依存性を示す図
である。
ら１０００秒までのメモリセルトランジスタのしきい値
の経時変化量の、消去動作の際Ｐ型ウェルとＮ型半導体
基板に印加した正の高電圧の連続パルスの互いのパルス
間隔と印加するパルス回数の積に対する依存性を示す図
である。
【図５】書き込みと消去の繰り返し特性を本発明の第１
の実施例と第１の従来例及び第２の従来例とて比較した
図である。
の実施例と第１の従来例及び第２の従来例とて比較した
図である。
【図６】本発明の不揮発性半導体記憶装置の第２の実施
例を説明するための断面図である。
例を説明するための断面図である。
【図７】第１の従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 ｎ型半導体基板の一主面上に選択的に
Ｐ型不純物を導入して形成されたＰ型ウェルを有し、前
記Ｐ型ウェル上に、第１のゲート絶縁膜と、浮遊ゲート
電極と、第２のゲート絶縁膜と、制御ゲート電極とを順
次積層して形成された複合ゲートを有し、前記Ｐ型ウェ
ルの表面に前記複合ゲートを間に挟んで互いに電気的に
分離されたソースとドレインを有する不揮発性半導体記
憶装置において、前記浮遊ゲート電極に蓄積された電子
を引き抜く消去動作の際に、前記制御ゲート電極を接地
電位にし、前記ソース及び前記ドレインを浮遊電位にし
て、前記Ｐ型ウェルに互いのパルスの間隔と印加するパ
ルスの回数の積が０．１秒以上である正の高電圧の複数
の連続パルスを印加して、前記浮遊ゲート電極から前記
第１のゲート絶縁膜を介して前記Ｐ型ウェルに電子を断
続的にファウエル−ノルドハイムトンネルさせて行なう
ことを特徴とする不揮発性半導体記憶装置の起動方法。 - 【請求項２】 半導体基板がＰ型であり、Ｐ型ウェル
が前記半導体基板上に設けられたＮ型ウェルの内部に形
成されることを特徴とした特許請求の範囲１項記載の不
揮発性半導体記憶装置において、特許請求の範囲１項に
記載される手法で消去動作を行うことを特徴とする不揮
発性半導体記憶装置の起動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076636A JPH04310697A (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
| US07/865,442 US5361235A (en) | 1991-04-10 | 1992-04-09 | Method for erasing data stored in a non-volatile semiconductor memory by using a predetermined series of pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3076636A JPH04310697A (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04310697A true JPH04310697A (ja) | 1992-11-02 |
Family
ID=13610864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3076636A Pending JPH04310697A (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361235A (ja) |
| JP (1) | JPH04310697A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428578A (en) * | 1993-08-12 | 1995-06-27 | Texas Instruments Incorporated | Biasing circuit and method to achieve compaction and self-limiting erase in flash EEPROMs |
| US5487033A (en) * | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
| JP3204602B2 (ja) * | 1995-07-13 | 2001-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR980005016A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 플래쉬 메모리 소자의 소거방법 |
| US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
| US5790460A (en) * | 1997-05-12 | 1998-08-04 | Eon Silicon Devices, Inc. | Method of erasing a flash EEPROM memory |
| US5862078A (en) * | 1997-08-11 | 1999-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mixed mode erase method to improve flash eeprom write/erase threshold closure |
| US6137153A (en) * | 1998-02-13 | 2000-10-24 | Advanced Micro Devices, Inc. | Floating gate capacitor for use in voltage regulators |
| US6049484A (en) * | 1998-09-10 | 2000-04-11 | Taiwan Semiconductor Manufacturing Company | Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase |
| US6240017B1 (en) * | 1999-07-14 | 2001-05-29 | Advanced Micro Devices, Inc. | Reduction of voltage stress across a gate oxide and across a junction within a high voltage transistor of an erasable memory device |
| US6288943B1 (en) * | 2000-07-12 | 2001-09-11 | Taiwan Semiconductor Manufacturing Corporation | Method for programming and reading 2-bit p-channel ETOX-cells with non-connecting HSG islands as floating gate |
| JP2003100892A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 容量素子及びそれを用いた昇圧回路 |
| KR101356425B1 (ko) * | 2007-09-20 | 2014-01-28 | 삼성전자주식회사 | 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법 |
| US7796443B2 (en) * | 2008-06-12 | 2010-09-14 | Fs Semiconductor Corp., Ltd. | Method of erasing a flash EEPROM memory |
| CN101859602B (zh) * | 2010-06-04 | 2013-09-04 | 北京大学 | 一种嵌入式非挥发存储器单元及其工作方法、存储阵列 |
| US8274839B2 (en) | 2011-01-14 | 2012-09-25 | Fs Semiconductor Corp., Ltd. | Method of erasing a flash EEPROM memory |
| KR102282947B1 (ko) * | 2014-12-15 | 2021-07-30 | 삼성전자주식회사 | 스토리지 장치 및 스토리지 장치의 동작 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630767A (en) * | 1979-08-21 | 1981-03-27 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JPS60182173A (ja) * | 1984-02-29 | 1985-09-17 | Hitachi Ltd | 半導体集積回路 |
| JPH01320700A (ja) * | 1987-06-16 | 1989-12-26 | Sgs Thomson Microelectron Sa | パルスによって消去可能なｅｐｒｏｍ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2828855C2 (de) * | 1978-06-30 | 1982-11-18 | Siemens AG, 1000 Berlin und 8000 München | Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s) |
| US4384349A (en) * | 1979-10-01 | 1983-05-17 | Texas Instruments Incorporated | High density electrically erasable floating gate dual-injection programmable memory device |
| US4435785A (en) * | 1981-06-02 | 1984-03-06 | Texas Instruments Incorporated | Unipolar voltage non-volatile JRAM cell |
| US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
-
1991
- 1991-04-10 JP JP3076636A patent/JPH04310697A/ja active Pending
-
1992
- 1992-04-09 US US07/865,442 patent/US5361235A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630767A (en) * | 1979-08-21 | 1981-03-27 | Toshiba Corp | Nonvolatile semiconductor memory device |
| JPS60182173A (ja) * | 1984-02-29 | 1985-09-17 | Hitachi Ltd | 半導体集積回路 |
| JPH01320700A (ja) * | 1987-06-16 | 1989-12-26 | Sgs Thomson Microelectron Sa | パルスによって消去可能なｅｐｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5361235A (en) | 1994-11-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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