JPH04310697A - 不揮発性半導体記憶装置の起動方法 - Google Patents
不揮発性半導体記憶装置の起動方法Info
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- JPH04310697A JPH04310697A JP3076636A JP7663691A JPH04310697A JP H04310697 A JPH04310697 A JP H04310697A JP 3076636 A JP3076636 A JP 3076636A JP 7663691 A JP7663691 A JP 7663691A JP H04310697 A JPH04310697 A JP H04310697A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の起動方法に関し、特に浮遊ゲート電極を有する電気的
に消去,書き込み可能な読み出し専用記憶装置(EEP
ROM)の消去動作方法に関する。
の起動方法に関し、特に浮遊ゲート電極を有する電気的
に消去,書き込み可能な読み出し専用記憶装置(EEP
ROM)の消去動作方法に関する。
【0002】
【従来の技術】前述のEEPROMの類型のなかには、
チップ上にアレイ構成されるメモリセル全体を、或は、
チップ上のメモリセルアレイを幾つかに分割したブロッ
ク内のメモリセル全体を一括に電気的に消去する一括消
去型(フラッシュ)EEPROMと呼ばれるものがある
。
チップ上にアレイ構成されるメモリセル全体を、或は、
チップ上のメモリセルアレイを幾つかに分割したブロッ
ク内のメモリセル全体を一括に電気的に消去する一括消
去型(フラッシュ)EEPROMと呼ばれるものがある
。
【0003】一括消去型EEPROMの代表的な消去動
作例(第1の従来例)を図7を用いて説明する。
作例(第1の従来例)を図7を用いて説明する。
【0004】図7において、P型半導体基板1上に第1
のゲート絶縁膜2と浮遊ゲート電極3と第2のゲート絶
縁膜4と制御ゲート電極5が順次積層されて形成された
複合ゲート6を有し、P型半導体基板1表面に複合ゲー
ト6を間に挟んで互いに電気的に分離されて、各々N型
拡散層よりなる、ソース7とドレイン8を有してメモリ
セルトランジスタ9が構成される。浮遊ゲート電極3に
蓄積された電子を引き抜く消去動作の際には、制御ゲー
ト電極5を接地電位にして、ドレイン8を浮遊電位にし
て、ソース7に正の高電圧を印加して、浮遊ゲート電極
3とソース7との重なり合う第1のゲート絶縁膜2を介
して電子をファウエル−ノルドハイム(F−N)トンネ
ルさせて行なう方法が一般的である。しかし、この消去
方法によれば、ソース7に正の高電圧を印加して、F−
Nトンネルを引き起こす際に、浮遊ゲート電極3下部の
ソース7の表面が、深く空乏化し、バンド間トンネリン
グが誘起され、これにより発生した正孔の一部が第1の
ゲート絶縁膜2中へ注入され、膜を劣化させるという問
題があった。
のゲート絶縁膜2と浮遊ゲート電極3と第2のゲート絶
縁膜4と制御ゲート電極5が順次積層されて形成された
複合ゲート6を有し、P型半導体基板1表面に複合ゲー
ト6を間に挟んで互いに電気的に分離されて、各々N型
拡散層よりなる、ソース7とドレイン8を有してメモリ
セルトランジスタ9が構成される。浮遊ゲート電極3に
蓄積された電子を引き抜く消去動作の際には、制御ゲー
ト電極5を接地電位にして、ドレイン8を浮遊電位にし
て、ソース7に正の高電圧を印加して、浮遊ゲート電極
3とソース7との重なり合う第1のゲート絶縁膜2を介
して電子をファウエル−ノルドハイム(F−N)トンネ
ルさせて行なう方法が一般的である。しかし、この消去
方法によれば、ソース7に正の高電圧を印加して、F−
Nトンネルを引き起こす際に、浮遊ゲート電極3下部の
ソース7の表面が、深く空乏化し、バンド間トンネリン
グが誘起され、これにより発生した正孔の一部が第1の
ゲート絶縁膜2中へ注入され、膜を劣化させるという問
題があった。
【0005】そこでこの問題を解決するため例えば、1
990 シンポジウム オン ブイエルエスアイ
テクノロジー ダイジェスト オブ テクニ
カル ペーパーズ129頁次(1990 Symp
osium on VLSI Technolo
gy Degest of Technical
Papers P.129)記載の『ア ナン
ド ストラクチャード セル ウィズ ア
ニュープログラミングテクノロジー フォア ハイ
リー リライアブル 5ボルト オンリーフラッ
シュ イーイーピーロム』(“A NAND S
TRUCTUREDCELL WITH A N
EW PROGRAMING TECHNOLOG
Y FOR HIGHLY RELIABLE
5V−ONLY FLASHEEPROM”)に開
示される消去法(第2の従来例)が提案された。すなわ
ち、図1に示す様に、N型半導体基板10、表面にP型
不純物を導入して形成されたP型ウェル11上に第1の
ゲート絶縁膜12と浮遊ゲート電極13と第2のゲート
絶縁膜14と、制御ゲート電極15とで構成された複合
ゲート16を有し、N型拡散層でなるソース17と、N
型拡散層で成るドレイン18とを有して構成されたメモ
リセルトランジスタ19において、消去動作の際、制御
ゲート電極15を接地電位にして、ソース17とドレイ
ン18を浮遊電位にして、P型ウェル11及びN型半導
体基板10に正の高電圧を1パルス印加して、浮遊ゲー
ト電極13から第1のゲート絶縁膜12を介してP型ウ
ェル11へ電子をF−Nトンネルさせて行なう。ここで
半導体基板をN型にして、P型ウェル11を設けたのは
メモリセルトランジスタ19の動作を制御する周辺回路
素子を、前記P型ウェル11とは別に電気的に分離され
たP型ウェル内に設けて、該P型ウェルを接地電位に固
定することにより消去動作の際にメモリセルトランジス
タ19を取り囲むP型ウェル11とN型半導体基板10
に正の高電圧を印加する電気的影響が周辺回路素子に及
ぶのを防ぐためである。このメモリセルトランジスタ1
9を内包するP型ウェル11とN型半導体基板10に正
電圧を印加する第2の従来例の消去方法では、前述のソ
ースに正の高電圧を印加する第1の従来例の消去方法と
は違って、消去動作の際にバンド間トンネル電流が発生
しトンネル膜である第1のゲート絶縁膜を劣化させるこ
とはない。
990 シンポジウム オン ブイエルエスアイ
テクノロジー ダイジェスト オブ テクニ
カル ペーパーズ129頁次(1990 Symp
osium on VLSI Technolo
gy Degest of Technical
Papers P.129)記載の『ア ナン
ド ストラクチャード セル ウィズ ア
ニュープログラミングテクノロジー フォア ハイ
リー リライアブル 5ボルト オンリーフラッ
シュ イーイーピーロム』(“A NAND S
TRUCTUREDCELL WITH A N
EW PROGRAMING TECHNOLOG
Y FOR HIGHLY RELIABLE
5V−ONLY FLASHEEPROM”)に開
示される消去法(第2の従来例)が提案された。すなわ
ち、図1に示す様に、N型半導体基板10、表面にP型
不純物を導入して形成されたP型ウェル11上に第1の
ゲート絶縁膜12と浮遊ゲート電極13と第2のゲート
絶縁膜14と、制御ゲート電極15とで構成された複合
ゲート16を有し、N型拡散層でなるソース17と、N
型拡散層で成るドレイン18とを有して構成されたメモ
リセルトランジスタ19において、消去動作の際、制御
ゲート電極15を接地電位にして、ソース17とドレイ
ン18を浮遊電位にして、P型ウェル11及びN型半導
体基板10に正の高電圧を1パルス印加して、浮遊ゲー
ト電極13から第1のゲート絶縁膜12を介してP型ウ
ェル11へ電子をF−Nトンネルさせて行なう。ここで
半導体基板をN型にして、P型ウェル11を設けたのは
メモリセルトランジスタ19の動作を制御する周辺回路
素子を、前記P型ウェル11とは別に電気的に分離され
たP型ウェル内に設けて、該P型ウェルを接地電位に固
定することにより消去動作の際にメモリセルトランジス
タ19を取り囲むP型ウェル11とN型半導体基板10
に正の高電圧を印加する電気的影響が周辺回路素子に及
ぶのを防ぐためである。このメモリセルトランジスタ1
9を内包するP型ウェル11とN型半導体基板10に正
電圧を印加する第2の従来例の消去方法では、前述のソ
ースに正の高電圧を印加する第1の従来例の消去方法と
は違って、消去動作の際にバンド間トンネル電流が発生
しトンネル膜である第1のゲート絶縁膜を劣化させるこ
とはない。
【0006】
【発明が解決しようとする課題】前述の消去動作の際に
、バンド間トンネル電流の発生を抑えられる第2の従来
例による消去方法にも、メモリセルトランジスタのしき
い値が消去動作後に負の方向に変動するという新たな問
題がある。これは、消去動作により、浮遊ゲート電極下
部の第1のゲート絶縁膜全体に多量の電子が捕獲され、
この捕獲された電子が、浮遊ゲート電極の自己電界によ
り徐々に放出されるためである。この様にメモリセルト
ランジスタの消去後のしきい値が負の方向に変動すると
、メモリセルトランジスタがティプリーションになる過
消去の状態にもなり得て問題である。
、バンド間トンネル電流の発生を抑えられる第2の従来
例による消去方法にも、メモリセルトランジスタのしき
い値が消去動作後に負の方向に変動するという新たな問
題がある。これは、消去動作により、浮遊ゲート電極下
部の第1のゲート絶縁膜全体に多量の電子が捕獲され、
この捕獲された電子が、浮遊ゲート電極の自己電界によ
り徐々に放出されるためである。この様にメモリセルト
ランジスタの消去後のしきい値が負の方向に変動すると
、メモリセルトランジスタがティプリーションになる過
消去の状態にもなり得て問題である。
【0007】
【課題を解決するための手段】本発明の浮遊ゲート電極
を有する一括消去型EEPROMの消去方法では、制御
ゲート電極を接地電位にし、ソース及びドレインを浮遊
電位にしてメモリセルトランジスタを内包するP型ウェ
ルに互いのパルスの間隔(I)と印加するパルスの回数
(N)の積(I×N)が0.1秒以上である正の高電圧
の複数の連続パルスを印加して、浮遊ゲート電極から第
1のゲート絶縁膜を介してP型ウェルへ電子を断続的に
F−Nトンネルさせて消去する。この消去方法によれば
メモリセルトランジスタの消去後のしきい値の変動は抑
えられ、かつ第1の従来例の消去方法において問題であ
った消去動作時にバンド間トンネル電流が生成し第1ゲ
ート絶縁膜を劣化させることもない。
を有する一括消去型EEPROMの消去方法では、制御
ゲート電極を接地電位にし、ソース及びドレインを浮遊
電位にしてメモリセルトランジスタを内包するP型ウェ
ルに互いのパルスの間隔(I)と印加するパルスの回数
(N)の積(I×N)が0.1秒以上である正の高電圧
の複数の連続パルスを印加して、浮遊ゲート電極から第
1のゲート絶縁膜を介してP型ウェルへ電子を断続的に
F−Nトンネルさせて消去する。この消去方法によれば
メモリセルトランジスタの消去後のしきい値の変動は抑
えられ、かつ第1の従来例の消去方法において問題であ
った消去動作時にバンド間トンネル電流が生成し第1ゲ
ート絶縁膜を劣化させることもない。
【0008】
【実施例】次に本発明の第1の実施例を詳細に説明する
。
。
【0009】メモリセルトランジスタの構成は前述の第
2の従来例と同様である。すなわち、図1において、N
型半導体基板10の表面に選択的にP型不純物を導入し
て形成した、例えば不純物濃度が5×1016cm−3
で深さが1.2μmのP型ウェル1を有し、前記P型ウ
ェル11上に例えば膜厚100オングストロームのシリ
コン酸化膜よりなる第1のゲート絶縁膜12と、浮遊ゲ
ート電極13と、例えばシリコン酸化膜とシリコン窒化
膜の複合膜で実効的な膜厚が200オングストロームの
第2のゲート絶縁膜14と制御ゲート電極15が順次積
層されて形成された複合ゲート16を有し、前記P型ウ
ェル11表面に前記複合ゲート16を間に挟んで互いに
電気的に分離されたN型拡散層で成るソース17及びド
レイン18を有して、メモリセルトランジスタ19が構
成される。前記メモリセルトランジスタ19において、
しきい値電圧が例えば8.0Vになるよう書き込まれて
、浮遊ゲート電極13に蓄積された電子を引き抜く消去
動作を本発明では次の様に行う。前記制御ゲート電極1
5を接地し、前記ソース17及び前記ドレイン18を浮
遊電位にし、前記P型ウェル11及び前記N型半導体基
板10にパルスの高さが例えば12Vでパルス幅が例え
ば10マイクロ秒のパルスを互いのパルスの間隔(I)
と印加するパルスの回数(N)の積(I×N)が0.1
秒以上になるように複数回印加する、例えば互いのパル
スの間隔を10ミリ秒にして、パルスを100回印加す
ることにより浮遊ゲート電極13からP型ウェル11に
電子を断続的にF−Nトンネルさせて行う。この様に消
去を行うと消去動作後のしきい値電圧は、約2.0Vに
なる。またこの消去後のしきい値電圧は安定しており経
時変動することはない。
2の従来例と同様である。すなわち、図1において、N
型半導体基板10の表面に選択的にP型不純物を導入し
て形成した、例えば不純物濃度が5×1016cm−3
で深さが1.2μmのP型ウェル1を有し、前記P型ウ
ェル11上に例えば膜厚100オングストロームのシリ
コン酸化膜よりなる第1のゲート絶縁膜12と、浮遊ゲ
ート電極13と、例えばシリコン酸化膜とシリコン窒化
膜の複合膜で実効的な膜厚が200オングストロームの
第2のゲート絶縁膜14と制御ゲート電極15が順次積
層されて形成された複合ゲート16を有し、前記P型ウ
ェル11表面に前記複合ゲート16を間に挟んで互いに
電気的に分離されたN型拡散層で成るソース17及びド
レイン18を有して、メモリセルトランジスタ19が構
成される。前記メモリセルトランジスタ19において、
しきい値電圧が例えば8.0Vになるよう書き込まれて
、浮遊ゲート電極13に蓄積された電子を引き抜く消去
動作を本発明では次の様に行う。前記制御ゲート電極1
5を接地し、前記ソース17及び前記ドレイン18を浮
遊電位にし、前記P型ウェル11及び前記N型半導体基
板10にパルスの高さが例えば12Vでパルス幅が例え
ば10マイクロ秒のパルスを互いのパルスの間隔(I)
と印加するパルスの回数(N)の積(I×N)が0.1
秒以上になるように複数回印加する、例えば互いのパル
スの間隔を10ミリ秒にして、パルスを100回印加す
ることにより浮遊ゲート電極13からP型ウェル11に
電子を断続的にF−Nトンネルさせて行う。この様に消
去を行うと消去動作後のしきい値電圧は、約2.0Vに
なる。またこの消去後のしきい値電圧は安定しており経
時変動することはない。
【0010】図2は、消去動作後のメモリセルトランジ
スタのしきい値電圧の経時変化を消去に際して、P型ウ
ェル11及びN型半導体基板10に印加するパルスの数
を1個,10個,100個として比較した図である。印
加したパルスの高さは12Vであり、パルスの間隔と幅
は、各々10ミリ秒と10マイクロ秒である。パルスの
数が1個の場合は、前述の第2の従来例に相当するが、
この場合、消去後にしきい値電圧の経時変動が大きく、
消去後約1000秒になるまでしきい値電圧は下がり続
ける。この消去後のしきい値電圧の経時変動は、消去の
際のパルスの数が多い程少なく、100パルスの場合は
、ほとんどしきい値電圧は経時変動しなくなる。ここで
消去動作後にしきい値電圧が経時的に低下するのは、電
子をF−Nトンネルさせて消去する際浮遊ゲート電極1
3の下部全体の第1のゲート絶縁膜12に電子が捕獲さ
れ、この捕獲された電子が消去動作後、浮遊ゲート電極
13の自己電界により徐々にP型ウェル11へ離脱して
いくためと考えられる。消去動作の際に印加するパルス
の数が多い程、消去後に第1のゲート絶縁膜12捕獲さ
れる電子の量が少なくなって、消去後のしきい値電圧の
経時変動が少なくなると思われる。
スタのしきい値電圧の経時変化を消去に際して、P型ウ
ェル11及びN型半導体基板10に印加するパルスの数
を1個,10個,100個として比較した図である。印
加したパルスの高さは12Vであり、パルスの間隔と幅
は、各々10ミリ秒と10マイクロ秒である。パルスの
数が1個の場合は、前述の第2の従来例に相当するが、
この場合、消去後にしきい値電圧の経時変動が大きく、
消去後約1000秒になるまでしきい値電圧は下がり続
ける。この消去後のしきい値電圧の経時変動は、消去の
際のパルスの数が多い程少なく、100パルスの場合は
、ほとんどしきい値電圧は経時変動しなくなる。ここで
消去動作後にしきい値電圧が経時的に低下するのは、電
子をF−Nトンネルさせて消去する際浮遊ゲート電極1
3の下部全体の第1のゲート絶縁膜12に電子が捕獲さ
れ、この捕獲された電子が消去動作後、浮遊ゲート電極
13の自己電界により徐々にP型ウェル11へ離脱して
いくためと考えられる。消去動作の際に印加するパルス
の数が多い程、消去後に第1のゲート絶縁膜12捕獲さ
れる電子の量が少なくなって、消去後のしきい値電圧の
経時変動が少なくなると思われる。
【0011】図3は、消去動作後のメモリセルトランジ
スタのしきい値電圧の経時変動を、P型ウェル11及び
N型半導体基板10にパルス高さ12V,パルス幅10
0マイクロ秒の100個のパルスを印加して、消去する
際、各パルスの間隔を100マイクロ秒,1ミリ秒,1
0ミリ秒として比較した図である。パルスとパルスの間
隔が100マイクロ秒の場合には、図2における1個の
パルスを印加して消去した場合と同程度に消去動作後の
しきい値電圧が経時変動するが、パルスとパルスの間隔
が1ミリ秒以上になると、しきい値電圧の経時変動が抑
えられる効果が出てくる。電圧の印加されていないパル
スとパルスの間に第1ゲート絶縁膜12に捕獲された電
子がP型ウェル11に離脱するために、パルスとパルス
の間隔が長い方が、消去動作後に第1ゲート絶縁膜12
に捕獲された電子の量は少なく、従って消去動作後のし
きい値電圧の経時変動も少ないと考えられる。
スタのしきい値電圧の経時変動を、P型ウェル11及び
N型半導体基板10にパルス高さ12V,パルス幅10
0マイクロ秒の100個のパルスを印加して、消去する
際、各パルスの間隔を100マイクロ秒,1ミリ秒,1
0ミリ秒として比較した図である。パルスとパルスの間
隔が100マイクロ秒の場合には、図2における1個の
パルスを印加して消去した場合と同程度に消去動作後の
しきい値電圧が経時変動するが、パルスとパルスの間隔
が1ミリ秒以上になると、しきい値電圧の経時変動が抑
えられる効果が出てくる。電圧の印加されていないパル
スとパルスの間に第1ゲート絶縁膜12に捕獲された電
子がP型ウェル11に離脱するために、パルスとパルス
の間隔が長い方が、消去動作後に第1ゲート絶縁膜12
に捕獲された電子の量は少なく、従って消去動作後のし
きい値電圧の経時変動も少ないと考えられる。
【0012】図4は、消去動作後1秒から1000秒の
間のメモリセルトランジスタ9のしきい値電圧の変化量
の消去の際にP型ウェル11及びN型半導体基板10に
印加した正の高電圧の連続パルスのパルス間隔(I)と
パルス回数(N)の積(I×N)に対する依存性を見た
図である。P型ウェル11及びN型半導体基板10に印
加した各パルスの高さは12Vであり、幅は10マイク
ロ秒である。パルス間隔(I)×パルス回数(N)が約
0.1秒以上でメモリセルトランジスタ19のしきい値
電圧の経時変化量は減少する傾向がある。従って、消去
動作後にメモリセルトランジスタ19の安定したしきい
値電圧を得るには、消去動作の際にP型ウェル11及び
N型半導体基板10に正の高電圧の連続パルスを印加し
て、その各パルスの間隔(I)とパルス回数(N)はI
×Nが0.1秒以上になるようにすればよい。
間のメモリセルトランジスタ9のしきい値電圧の変化量
の消去の際にP型ウェル11及びN型半導体基板10に
印加した正の高電圧の連続パルスのパルス間隔(I)と
パルス回数(N)の積(I×N)に対する依存性を見た
図である。P型ウェル11及びN型半導体基板10に印
加した各パルスの高さは12Vであり、幅は10マイク
ロ秒である。パルス間隔(I)×パルス回数(N)が約
0.1秒以上でメモリセルトランジスタ19のしきい値
電圧の経時変化量は減少する傾向がある。従って、消去
動作後にメモリセルトランジスタ19の安定したしきい
値電圧を得るには、消去動作の際にP型ウェル11及び
N型半導体基板10に正の高電圧の連続パルスを印加し
て、その各パルスの間隔(I)とパルス回数(N)はI
×Nが0.1秒以上になるようにすればよい。
【0013】図5は各消去方法による書き込みと消去の
繰り返し特性を比較した図である。実線は、前述した第
1の従来例の消去方法を用いた繰り返し特性である。消
去は制御ゲート電極を接地電位にし、ドレインを浮遊電
位にして、ソースにパルス高さ10V,パルス幅10ミ
リ秒のパルスを印加して行った。破線は前述の第2の従
来例による消去方法を用いた繰り返し特性である。消去
は、制御ゲート電極を接地電位にし、ソース及びドレイ
ンを浮遊電位にして、P型ウェル及びN型半導体基板に
パルス高さ13V,パルス幅10ミリ秒のパルスを1回
印加して行った。一点鎖線は、本発明の第1の実施例の
消去方法を用いた繰り返し特性である。書き込みはすべ
て制御ゲート電極に14V印加し、ソースを接地し、ド
レインにパルス高さ6V,パルス幅100マイクロ秒の
パルスを印加し、チャンネルホットエレクトロンを浮遊
ゲート電極に注入して行った。第1の従来例による消去
方法を用いた繰り返し特性が最も悪く、本発明の消去方
法を用いた場合には、第2の従来例による消去方法を用
いた場合に比べ、同等以上の優れた繰り返し特性が得ら
れる。従って、本発明の消去法によれば、消去動作後の
メモリセルトランジスタのしきい値電圧の経時変動が無
く、かつ優れた繰り返し特性が得られる。
繰り返し特性を比較した図である。実線は、前述した第
1の従来例の消去方法を用いた繰り返し特性である。消
去は制御ゲート電極を接地電位にし、ドレインを浮遊電
位にして、ソースにパルス高さ10V,パルス幅10ミ
リ秒のパルスを印加して行った。破線は前述の第2の従
来例による消去方法を用いた繰り返し特性である。消去
は、制御ゲート電極を接地電位にし、ソース及びドレイ
ンを浮遊電位にして、P型ウェル及びN型半導体基板に
パルス高さ13V,パルス幅10ミリ秒のパルスを1回
印加して行った。一点鎖線は、本発明の第1の実施例の
消去方法を用いた繰り返し特性である。書き込みはすべ
て制御ゲート電極に14V印加し、ソースを接地し、ド
レインにパルス高さ6V,パルス幅100マイクロ秒の
パルスを印加し、チャンネルホットエレクトロンを浮遊
ゲート電極に注入して行った。第1の従来例による消去
方法を用いた繰り返し特性が最も悪く、本発明の消去方
法を用いた場合には、第2の従来例による消去方法を用
いた場合に比べ、同等以上の優れた繰り返し特性が得ら
れる。従って、本発明の消去法によれば、消去動作後の
メモリセルトランジスタのしきい値電圧の経時変動が無
く、かつ優れた繰り返し特性が得られる。
【0014】次に本発明の第2の実施例を図6を参照し
て述べる。
て述べる。
【0015】図6において、、P型半導体基板20、表
面にN型不純物を導入して形成された例えば不純物濃度
3×1016cm−3,深さ2.0μmのN型ウェル2
1を有し、前記N型ウェル表面にP型不純物を導入して
形成された例えば不純物濃度5×1016cm−2,深
さ1.2μmのP型ウェル22を有し、前記P型ウェル
22上に第1のゲート絶縁膜23と浮遊ゲート電極24
と第2のゲート絶縁膜25と制御ゲート電極26を順次
積層して形成された複合ゲート27を有し、前記P型ウ
ェル22表面に前記複合ゲート27を間に挟んで電気的
に分離されたN型拡散層よりなるソース28及びドレイ
ン29を有して構成されたメモリセルトランジスタ30
において、消去動作を、前記制御ゲート電極26を接地
電位にし、前記ソース28、及び前記ドレイン29を浮
遊電位にし、前記P型半導体基板20を接地電位にし、
前記P型ウェル22及び前記N型ウェル21にパルスと
高さが例えば12V、パルスとパルスの間隔が例えば1
0ミリ秒、パルスの幅が例えば10マイクロ秒のパルス
を100個連続して印加して、前記浮遊ゲート電極24
に蓄積された電子を前記P型ウェル22に断続的にF−
Nトンネル放出させて行う。上述の本発明の第2実施例
のようにメモリセルトランジスタ30をN型ウェル21
とP型ウェル22の2重のウェルの中に形成すれば、消
去動作の際、P型半導体基板20を接地電位にしておく
ことが出来るため、メモリセルトランジスタ30を動作
制御する周辺回路素子を特別にメモリセルトランジスタ
30を取り囲むP型ウェル22とは別のP型ウェルに形
成しなくても、メモリセルトランジスタ30の消去動作
の際にP型ウェル22及びN型ウェル21の印加する電
圧の影響が前記周辺回路素子におよぶことはないという
利点がある。
面にN型不純物を導入して形成された例えば不純物濃度
3×1016cm−3,深さ2.0μmのN型ウェル2
1を有し、前記N型ウェル表面にP型不純物を導入して
形成された例えば不純物濃度5×1016cm−2,深
さ1.2μmのP型ウェル22を有し、前記P型ウェル
22上に第1のゲート絶縁膜23と浮遊ゲート電極24
と第2のゲート絶縁膜25と制御ゲート電極26を順次
積層して形成された複合ゲート27を有し、前記P型ウ
ェル22表面に前記複合ゲート27を間に挟んで電気的
に分離されたN型拡散層よりなるソース28及びドレイ
ン29を有して構成されたメモリセルトランジスタ30
において、消去動作を、前記制御ゲート電極26を接地
電位にし、前記ソース28、及び前記ドレイン29を浮
遊電位にし、前記P型半導体基板20を接地電位にし、
前記P型ウェル22及び前記N型ウェル21にパルスと
高さが例えば12V、パルスとパルスの間隔が例えば1
0ミリ秒、パルスの幅が例えば10マイクロ秒のパルス
を100個連続して印加して、前記浮遊ゲート電極24
に蓄積された電子を前記P型ウェル22に断続的にF−
Nトンネル放出させて行う。上述の本発明の第2実施例
のようにメモリセルトランジスタ30をN型ウェル21
とP型ウェル22の2重のウェルの中に形成すれば、消
去動作の際、P型半導体基板20を接地電位にしておく
ことが出来るため、メモリセルトランジスタ30を動作
制御する周辺回路素子を特別にメモリセルトランジスタ
30を取り囲むP型ウェル22とは別のP型ウェルに形
成しなくても、メモリセルトランジスタ30の消去動作
の際にP型ウェル22及びN型ウェル21の印加する電
圧の影響が前記周辺回路素子におよぶことはないという
利点がある。
【0016】
【発明の効果】以上説明したように本発明では、半導体
基板表面に形成されたP型ウェル上に第1のゲート絶縁
膜と浮遊ゲート電極と第2のゲート絶縁膜と制御ゲート
電極を順次積層して形成された複合ゲートを有し、前記
P型ウェル表面に前記複合ゲートを間に挟んで互いに電
気的に分離されたN型拡散層よりなるソース及びドレイ
ンを有して構成される一括消去型EEPROMのメモリ
セルトランジスタにおける消去動作を、前記制御ゲート
電極を接地電位にし、前記ソース及び前記ドレインを浮
遊電位にして、前記メモリセルトランジスタを取り囲む
前記P型ウェルに、互いのパルスの間隔(I)と印加す
るパルスの回数(N)の積(I×N)が0.1秒以上で
ある正の高電圧の連続パルスを印加して、前記浮遊ゲー
ト電極から前記第1のゲート絶縁膜を介して前記P型ウ
ェルへ電子を断続的にF−Nトンネルさせて行うため、
消去動作後のメモリセルトランジスタのしきい値が経時
変動することなく安定しており、かつ優れた書き込みと
消去の繰り返し特性が得られる効果がある。
基板表面に形成されたP型ウェル上に第1のゲート絶縁
膜と浮遊ゲート電極と第2のゲート絶縁膜と制御ゲート
電極を順次積層して形成された複合ゲートを有し、前記
P型ウェル表面に前記複合ゲートを間に挟んで互いに電
気的に分離されたN型拡散層よりなるソース及びドレイ
ンを有して構成される一括消去型EEPROMのメモリ
セルトランジスタにおける消去動作を、前記制御ゲート
電極を接地電位にし、前記ソース及び前記ドレインを浮
遊電位にして、前記メモリセルトランジスタを取り囲む
前記P型ウェルに、互いのパルスの間隔(I)と印加す
るパルスの回数(N)の積(I×N)が0.1秒以上で
ある正の高電圧の連続パルスを印加して、前記浮遊ゲー
ト電極から前記第1のゲート絶縁膜を介して前記P型ウ
ェルへ電子を断続的にF−Nトンネルさせて行うため、
消去動作後のメモリセルトランジスタのしきい値が経時
変動することなく安定しており、かつ優れた書き込みと
消去の繰り返し特性が得られる効果がある。
【図1】本発明の不揮発性半導体記憶装置の起動方法の
第1の実施例及び第2の従来例を説明するための断面図
である。
第1の実施例及び第2の従来例を説明するための断面図
である。
【図2】本発明の効果を説明するための消去動作後のメ
モリトランジスタのしきい値の変動を消去動作の際にP
型ウェルに印加する正電圧パルスの数により比較した図
である。
モリトランジスタのしきい値の変動を消去動作の際にP
型ウェルに印加する正電圧パルスの数により比較した図
である。
【図3】本発明の効果を説明するための消去動作後のメ
モリトランジスタのしきい値の変動を消去動作の際にP
型ウェルに印加する連続する正電圧パルスの各パルスの
間隔時間により比較した図である。
モリトランジスタのしきい値の変動を消去動作の際にP
型ウェルに印加する連続する正電圧パルスの各パルスの
間隔時間により比較した図である。
【図4】本発明の効果を示すための、消去動作後1秒か
ら1000秒までのメモリセルトランジスタのしきい値
の経時変化量の、消去動作の際P型ウェルとN型半導体
基板に印加した正の高電圧の連続パルスの互いのパルス
間隔と印加するパルス回数の積に対する依存性を示す図
である。
ら1000秒までのメモリセルトランジスタのしきい値
の経時変化量の、消去動作の際P型ウェルとN型半導体
基板に印加した正の高電圧の連続パルスの互いのパルス
間隔と印加するパルス回数の積に対する依存性を示す図
である。
【図5】書き込みと消去の繰り返し特性を本発明の第1
の実施例と第1の従来例及び第2の従来例とて比較した
図である。
の実施例と第1の従来例及び第2の従来例とて比較した
図である。
【図6】本発明の不揮発性半導体記憶装置の第2の実施
例を説明するための断面図である。
例を説明するための断面図である。
【図7】第1の従来例を説明するための断面図である。
Claims (2)
- 【請求項1】 n型半導体基板の一主面上に選択的に
P型不純物を導入して形成されたP型ウェルを有し、前
記P型ウェル上に、第1のゲート絶縁膜と、浮遊ゲート
電極と、第2のゲート絶縁膜と、制御ゲート電極とを順
次積層して形成された複合ゲートを有し、前記P型ウェ
ルの表面に前記複合ゲートを間に挟んで互いに電気的に
分離されたソースとドレインを有する不揮発性半導体記
憶装置において、前記浮遊ゲート電極に蓄積された電子
を引き抜く消去動作の際に、前記制御ゲート電極を接地
電位にし、前記ソース及び前記ドレインを浮遊電位にし
て、前記P型ウェルに互いのパルスの間隔と印加するパ
ルスの回数の積が0.1秒以上である正の高電圧の複数
の連続パルスを印加して、前記浮遊ゲート電極から前記
第1のゲート絶縁膜を介して前記P型ウェルに電子を断
続的にファウエル−ノルドハイムトンネルさせて行なう
ことを特徴とする不揮発性半導体記憶装置の起動方法。 - 【請求項2】 半導体基板がP型であり、P型ウェル
が前記半導体基板上に設けられたN型ウェルの内部に形
成されることを特徴とした特許請求の範囲1項記載の不
揮発性半導体記憶装置において、特許請求の範囲1項に
記載される手法で消去動作を行うことを特徴とする不揮
発性半導体記憶装置の起動方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3076636A JPH04310697A (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
US07/865,442 US5361235A (en) | 1991-04-10 | 1992-04-09 | Method for erasing data stored in a non-volatile semiconductor memory by using a predetermined series of pulses |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3076636A JPH04310697A (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04310697A true JPH04310697A (ja) | 1992-11-02 |
Family
ID=13610864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3076636A Pending JPH04310697A (ja) | 1991-04-10 | 1991-04-10 | 不揮発性半導体記憶装置の起動方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5361235A (ja) |
JP (1) | JPH04310697A (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5428578A (en) * | 1993-08-12 | 1995-06-27 | Texas Instruments Incorporated | Biasing circuit and method to achieve compaction and self-limiting erase in flash EEPROMs |
US5487033A (en) * | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
JP3204602B2 (ja) * | 1995-07-13 | 2001-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR980005016A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 플래쉬 메모리 소자의 소거방법 |
US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
US5790460A (en) * | 1997-05-12 | 1998-08-04 | Eon Silicon Devices, Inc. | Method of erasing a flash EEPROM memory |
US5862078A (en) * | 1997-08-11 | 1999-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mixed mode erase method to improve flash eeprom write/erase threshold closure |
US6137153A (en) * | 1998-02-13 | 2000-10-24 | Advanced Micro Devices, Inc. | Floating gate capacitor for use in voltage regulators |
US6049484A (en) * | 1998-09-10 | 2000-04-11 | Taiwan Semiconductor Manufacturing Company | Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase |
US6240017B1 (en) * | 1999-07-14 | 2001-05-29 | Advanced Micro Devices, Inc. | Reduction of voltage stress across a gate oxide and across a junction within a high voltage transistor of an erasable memory device |
US6288943B1 (en) * | 2000-07-12 | 2001-09-11 | Taiwan Semiconductor Manufacturing Corporation | Method for programming and reading 2-bit p-channel ETOX-cells with non-connecting HSG islands as floating gate |
JP2003100892A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 容量素子及びそれを用いた昇圧回路 |
KR101356425B1 (ko) * | 2007-09-20 | 2014-01-28 | 삼성전자주식회사 | 모스 트랜지스터의 열화도 추정 방법 및 회로 특성 열화도추정 방법 |
US7796443B2 (en) * | 2008-06-12 | 2010-09-14 | Fs Semiconductor Corp., Ltd. | Method of erasing a flash EEPROM memory |
CN101859602B (zh) * | 2010-06-04 | 2013-09-04 | 北京大学 | 一种嵌入式非挥发存储器单元及其工作方法、存储阵列 |
US8274839B2 (en) | 2011-01-14 | 2012-09-25 | Fs Semiconductor Corp., Ltd. | Method of erasing a flash EEPROM memory |
KR102282947B1 (ko) * | 2014-12-15 | 2021-07-30 | 삼성전자주식회사 | 스토리지 장치 및 스토리지 장치의 동작 방법 |
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Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2828855C2 (de) * | 1978-06-30 | 1982-11-18 | Siemens AG, 1000 Berlin und 8000 München | Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s) |
US4384349A (en) * | 1979-10-01 | 1983-05-17 | Texas Instruments Incorporated | High density electrically erasable floating gate dual-injection programmable memory device |
US4435785A (en) * | 1981-06-02 | 1984-03-06 | Texas Instruments Incorporated | Unipolar voltage non-volatile JRAM cell |
US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
-
1991
- 1991-04-10 JP JP3076636A patent/JPH04310697A/ja active Pending
-
1992
- 1992-04-09 US US07/865,442 patent/US5361235A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5630767A (en) * | 1979-08-21 | 1981-03-27 | Toshiba Corp | Nonvolatile semiconductor memory device |
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JPH01320700A (ja) * | 1987-06-16 | 1989-12-26 | Sgs Thomson Microelectron Sa | パルスによって消去可能なeprom |
Also Published As
Publication number | Publication date |
---|---|
US5361235A (en) | 1994-11-01 |
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---|---|---|---|
A02 | Decision of refusal |
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