KR19980045174A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
드레인 턴-온과 드레인 동요 현상을 해결하고자 셀 게이트와 드레인 사이에 도전체 스페이서와 동시에 오프 채널영역이 존재하는 이피롬 셀 및 그 제조 방법을 개시한다.
필드 산화막이 형성된 반도체 기판/웰에 있어서, 상기 반도체 기판/웰위에 형성된 제1 절연막; 제1 절연막위에 있는 플로팅 게이트와 제2 절연막과 컨트롤 게이트로 구성된 셀 게이트; 셀 게이트와 하기하는 도전체 스페이서를 분리하기위한 제3 절연막; 셀 게이트와 드레인 사이에 있는 도전체 스페이서; 비대칭적으로 존재하는 소오스 접합과 드레인 접합; 및 상기 드레인 접합이 상기 도전체 스페이서를 감싸면서 드레인 접합과 셀 게이트 사이에 오프 채널 영역을 구비하는 것을 특징으로하는 비휘발성 메모리 장치를 제공한다.
따라서, 본 발명에 의하면 셀 게이트와 드레인 접합사이에 도전체 스페이서와 오프 채널 영역을 갖도록하여 이피롬 셀 프로그램시 발생하는 드레인 턴-온과 드레인 동요 현상을 해결한 이피롬 셀 및 그 제조 방법을 얻게된다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 전도체인 스페이서와 셀 게이트로부터 이격된 졍션을 이용하여 특성을 개선한 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치인 이피롬(EEPROM) 셀은 다음과 같은 일련의 공정을 거쳐 만들어진다. P-기판위에 P-웰을 형성하고 160Å의 게이트 산화막과 1500Å의 플로팅 게이트 폴리실리콘과 산화막으로 환산된 두께가 200Å인 인터폴리 ONO막과 1500Å의 폴리실리콘 및 1500Å의 WSix로 컨트롤 게이트용 폴리사이드를 차례로 형성한 후 하나의 마스크를 사용하여 적층된 컨트롤 게이트, 인터폴리 ONO, 플로팅 게이트를 차례로 식각하는 자기 정렬 방법에 의해 스택 게이트 구조를 완성한 후, 이 게이트를 마스크로하여 N+ 소오스/드레인 이온 주입과 드라이브-인(drive-in) 을 통해 접합과 게이트를 오버랩 시키는 일련의 공정을 통해 완성된다. 제작된 셀은 도 1의 평면 레이아웃과 같이 구현하고 도 2는 이것의 단면 구조를 보여준다. 이피롬은 UV(Ultra-Violet) 소거를 통해 플로팅 게이트내의 전하를 제거하면 1~2V 사이의 문턱전압을 갖게 되고 프로그램은 도 3에 도시된 것과 같이 게이트에 12 V, 드레인에 6V를 인가하면 셀 전류를 통해 발생된 핫 전자가 게이트 전기장에 의해 플로팅 게이트내로 주입되어 주입된 전하양 만큼(Q=C·△V)셀의 문턱 전압을 증가시켜 최종 7~8V 문턱전압을 갖게 된다. 도 4a 내지 도 4b는 프로그램 동작시의 각 단자의 바이어스 조건과 이때의 채널 위치별 전기장 크기를 나타낸 단면도와 그래프이다.
종래의 스택 게이트 형 이피롬 셀은 채널 핫 전자 주입(Channel Hot Electron Injection : 이하 CHE 라 함) 방식으로 프로그램 하는 데, 프로그램시 소거된 비선택 셀이 드레인 전압에 의해서 커플링되어 플로팅 폴리 포텐셜이 초기 Vth 이상 증가할 경우 비 선택 셀의 반전으로 프로그램 전류를 소모하게되어 선택 셀이 프로그램이 되지 않는 현상(드레인 턴-온)과, 또한 프로그램시 비 선택 셀이 프로그램되어 있는 경우 드레인 전압에 의해 플로팅 폴리내의 전자가 드레인 접합으로 F-N 터널링하여 비 선택 셀의 Vth가 낮아지는 현상(드레인 동요)이 발생된다.
결국, 종래기술의 이피롬과 같이 플로팅 게이트를 갖는 스택 게이트 구조의 셀은 프로그램시 비트라인에 인가된 전압이 커플링되어 비선택 셀의 플로팅 게이트에 유도되어 비선택 셀을 턴 온시켜 프로그램에 필요한 전류를 감소시킴으로써 선택된 셀이 프로그램되지 못하는 드레인 턴-온 문제점과, 프로그램시 프로그램된 비선택 셀이 드레인 전압에 의해 플로팅 폴리 내의 전자가 드레인 접합으로 F-N 터널링하여 비선택 셀의 Vth가 낮아지는 드레인 동요의 문제점을 갖고 있다.
드레인 턴-온 매카니즘을 설명하면, 도 5의 셀 어레이에서 셀 A를 프로그램하는 경우 선택 비트의 비선택 워드라인 셀들은 드레인에 인가된 6V 내외의 프로그램 전압이 식 γd=Cd/(Cono + Cd + Cs + Cb)에 의해 표시된 용량성-커플링 비에 의해 플로팅 게이트에 인가되며 인가된 전압(γd*Vd)이 소거 문턱 전압보다 클 경우, 비선택된 셀을 턴-온시켜 프로그램되지 않는 셀을 통해 프로그램전류를 소모함으로써 하나의 셀을 프로그램하는데 필요한 수백㎂의 셀 전류를 감소시키고 이에따라 감소된 핫 전자에 의해 선택 셀이 프로그램되지 못하는 드레인 턴-온 문제점이 발생된다. 도 6은 도 5의 비 선택된 셀인 B중의 하나가 드레인 턴-온 되는 현상되는 것을 설명하는 단면도이다. 이상의 드레인 턴-온 전압은 비선택된 셀을 통한 전류의 합이 프로그램 전류의 용량과 같은 것을 기준으로하여 셀 당 1㎂의 전류가 발생될 때의 드레인 전압으로 정의한다.
다음으로 드레인 동요 매카니즘을 설명하면, 일반적인 이피롬 셀의 경우 셀 게이트와 드레인 접합이 오버랩되는데 프로그램시 드레인 전압에 의해서 이와같은 셀 게이트와 드레인 접합의 오버랩 영역을 통해서 비선택 셀의 플로팅 게이트내의 전자가 드레인 접합으로 F-N 터널링하여 비선택 셀의 Vth가 낮아지는 현상을 드레인 동요라고 한다.
본 발명이 이루고자 하는 기술적 과제는, 상술한 바와같은 드레인 턴-온과 드레인 동요 현상을 해결하고자 셀 게이트와 드레인 사이에 도전체 스페이서와 동시에 오프 채널영역이 존재하는 이피롬 셀 및 그 제조 방법을 제공하는데 있다.
도 1은 이피롬 셀의 평면 레이아웃.
도 2는 이피롬 셀의 수직 단면도.
도 3은 이피롬 셀의 프로그램 동작시의 바이어스 조건을 나타낸 이피롬 셀의 수직 단면도.
도 4a 내지 도 4b는 프로그램 동작시의 각 단자의 바이어스 조건과 이때의 채널 위치별 전기장 크기를 나타낸 단면도와 그래프.
도 5은 이피롬 셀 어레이의 회로도.
도 6은 도 5의 비 선택된 셀인 B중의 하나가 드레인 턴-온 되는 현상되는 것을 설명하는 단면도.
도 7은 본 발명에 의한 이피롬 메모리 셀의 단면도.
도 8 내지 도 13은 본 발명에 의한 이피롬 메모리 셀의 제조 방법을 순차적으로 나타낸 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 ... 실리콘 기판2 ... 제1 절연막
3 ... 제1 도전층4 ... 제2 절연막
5 ... 제2 도전층6 ... 소스영역 개방을 위한 포토레지스트
7 ... 소스 이온 주입 9 ... 소스 졍션 1
10 ... 소스 졍션 2 11 ... 제3 도전층
12 ... 도전체 스페이서 13 ... 브랭크 이온주입
14 ... 드레인 졍션 15 ... 셀 게이트와 드레인 졍션의 오프 영역
상기 과제를 이루기 위해, 필드 산화막이 형성된 반도체 기판/웰에 있어서, 상기 반도체 기판/웰위에 형성된 제1 절연막; 제1 절연막위에 있는 플로팅 게이트와 제2 절연막과 컨트롤 게이트로 구성된 셀 게이트; 셀 게이트와 하기하는 도전체 스페이서를 분리하기위한 제3 절연막; 셀 게이트와 드레인 사이에 있는 도전체 스페이서; 비대칭적으로 존재하는 소오스 접합과 드레인 접합; 및 상기 드레인 접합이 상기 도전체 스페이서를 감싸면서 드레인 접합과 셀 게이트 사이에 오프 채널 영역을 구비하는 것을 특징으로하는 비휘발성 메모리 장치를 제공한다.
상기 제3절연막이 100 ~ 1000Å 두께를 갖고 상기 도전체 스페이서 길이는 500~3000Å인 것이 바람직하다.
상기 드레인 접합과 상기 셀 게이트 사이에 오프 채널 영역은 0.1~0.5㎛를 갖는 것이 바람직하다.
반도체 기판 혹은 웰 위에 필드 산화막과 필드 산화막 주위로 표면이 노출된 상기 반도체 기판 상에 제1 절연막, 전면에 제1 도전층, 제1 도전층위에 제2 절연막, 제2 절연막위에 제2 도전층을 차례로 증착한 후에 사진 및 식각 공정으로 셀 게이트를 형성하는 단계;
상기 결과물의 소스 영역을 사진 공정으로 포토레지스트를 오픈한 후 이온 주입공정으로 웰과 반대 타입의 불순물을 주입하는 단계;
상기 포토레지스트를 없앤 후에 소스 정션이 셀 게이트에 충분히 오버랩되도록 하면서 상기 셀 게이트와 하기하는 제3 도전체와 전기적 이격을 위해서 제3 절연막을 900~1000℃ 내외에서 100~1000Å로 성장 시키는 단계;
상기 결과물에 제3 도전층을 500~3000Å로 증착하는 단계;
상기 제3 도전층을 식각 대상물로 한 이방성 식각 공정을 행하여, 패터닝된 셀 게이트 측벽의 상기 제3 절연막 주위에 도전체 스페이서를 형성하는 단계;
상기 결과물에 웰과 반대 타입의 이온을 주입하는 단계; 및
상기 결과물에 분순물을 드라이브-인을 통해서 드레인 접합이 도전체 스페이서 감싸면서 드레인 접합과 셀 게이트 사이에 오프 채널 영역을 갖도록 진행하는 단계를 구비하는 것을 특징으로 하는 이피롬 셀 제조 방법을 제공한다.
상기 소스 이온주입공정은 정션 이온을 Ph와 Ar으로하여 그레이드 소스 정션을 형성한다.
상기 도전체 스페이서 길이는 500~3000Å로 갖는 것이 바람직하다.
상기 드레인 접합과 상기 셀 게이트 사이에 오프 채널 영역이 0.1~0.5㎛인 것이 바람직하다.
따라서, 본 발명에 의하면 셀 게이트와 드레인 접합사이에 도전체 스페이서와 오프 채널 영역을 갖도록하여 이피롬 셀 프로그램시 발생하는 드레인 턴-온과 드레인 동요 현상을 해결한 이피롬 셀 및 그 제조 방법을 얻게된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 7은 본 발명에 의한 이피롬 메모리 셀의 단면도이다. 본 발명은 이피롬 셀 프로그램시 발생하는 드레인 턴-온과 드레인 동요 현상을 해결하고자 셀 게이트와 드레인 접합사이에 도전체 스페이서와 오프 채널 영역을 갖는 이피롬 메모리 장치에 관한 것이다.
이를 설명하면 아래와 같다. 통상의 반도체 기술을 통해서 반도체 기판/웰(1)에 형성된 필드 산화막, 반도체/웰(1)위에 형성된 제1 절연막(2), 제1 절연막위에 있는 플로팅 게이트(3)와 제2 절연막(4, 인터폴리 ONO)과 컨트롤 게이트(5)로 구성된 셀 게이트(3,4,5), 셀-게이트와 도전체 스페이서(12)를 분리하기 위한 제3 절연막(8), 도전체 스페이서(12)가 셀 게이트와 드레인(14)사이에 있으며, 소오스접합(9,10)과 드레인 접합(14)이 비대칭적으로 존재하면서 드레인 접합(14)이 도전체 스페이서(12) 감싸면서 드레인 접합과 셀 게이트 사이에 오프 채널 영역(15)를 갖는다.
이때, 상기 도전체 스페이서는 상기 플로팅 게이트와 컨트롤 게이트를 구성하는 물질과 동일한 성질의 물질로 구성하는 것이 바람직하고, 더욱 바람직하게는 상기 플로팅 게이트와 컨트롤 게이트 그리고 도전체 스페이서를 구성하는 물질은 불순물이 도우프된 다결정 실리콘을 사용한다.
도 8 내지 도 13은 본 발명에 의한 이피롬 메모리 셀의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 8을 설명하면, 반도체 기판(1)위에 필드 산화막을 형성하고, 필드산화막 주위로 표면에 노출된 반도체 기판상에 제1절연막(2)을 형성하고 이 결과물 전면에 제1 도전층(3, 플로팅 게이트)을 형성하고, 제1 도전층위에 제2 절연막(4)을 형성하고, 제2 절연막위에 제2 도전층(5, 컨트롤 게이트)을 형성하고, 사진 및 식각공정을 통해서 셀 게이트(3,4,5)를 형성하고, 사진 공정을 통해서 포토레지스트(6)에서 소스 영역을 열고, 기판(1)과 반대형의 이온을 주입(7)을 진행한다.
이어서, 상기 소스 정션의 불순물을 드라이브-인하여 셀 게이트에 충분히 오버랩 되게하고 셀 게이트와 도전체 스페이서를 분리하기 위해서 셀-게이트 주위를 제3 절연막(8)이 감싸게 한다.(도 9) 상기 제3 절연막위에 제3 도전층(11)을 증착한다.(도 10)
계속해서, 상기 제3 도전층을 식각 대상물로 한 이방성 식각 공정을 행하여, 패터닝된 셀 게이트측벽의 상기 제3 절연막 주위에 도전체 스페이서(12)를 형성한다.(도 11) 상기 결과물에 기판(1)과 반대형의 이온을 주입(13)한다.(도 12) 상기 결과물의 불순물을 드라이브-인을 통해서 드레인 접합(14)이 도전체 스페이서(12) 감싸면서 드레인 접합이 셀 게이트 사이에 오프 채널 영역을 갖도록 진행한다.(도 13)
상기 제1, 2, 3 절연막은, 소정의 식각에 대해 상기 제1, 2, 3 도전층을 구성하는 물질과 다른 식각률을 갖는 물질로 구성되는 것을 사용하는 것이 바람직하고, 상기 제2 절연막은 산화막/질화막/산화막(ONO)으로 구성되며, 제3 절연막은 100Å ~ 1000Å이 바람직하다.
또한, 상기 제2, 3도전층은 상기 제1 도전층을 구성하는 물질과 동일한 성질의 물질로 구성되는 것이 바람직하고, 더욱 바람직하게는 상기 제1, 제2, 제3 도전층은 불순물이 도우프된 다결정 실리콘으로 구성된다.
따라서, 본 발명에 의한 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 제3 절연막은 제3 도전층 식각시 식각 정지 물질로 사용되며, 제3 도전층은 셀 게이트 측벽에 스페이서로 존재하며 1000~3000Å이 적절하다. 드레인 접합은 제3 도전층(스페이서)를 감싸면서 셀 게이트와 이격되는 영역(오프 채널 영역)이 존재하며 0.1 ~ 0.5 ㎛가 적절하다. 이와같은 드레인 접합과 셀 게이트가 이격되어 있으므로써 셀 게이트와 드레인 접합간의 오버랩 커패시턴스(Cd)가 없어서 프로그램시 비선택 셀의 드레인 전압에 의해 반전되어 프로그램 셀 전류를 소모하는 현상을 막을 수 있는 동시에 프로그램되어 있는 비선택 셀의 플로팅 게이트의 전자가 드레인 전압에 의해서 F-N 터널링하여 프로그램 문턱전압(Vth)가 낮아지는 현상을 제거할 수 있으며, NOR 형 플래쉬 이이피롬(EEPROM) 셀에 적용할 경우에 리드시 오버 소거셀이 존재한다면 제3 도전층(스페이서) 하부에 오프 채널 영역을 형성할 수 있으므로 오버 소거에 영향을 받지 않는 셀을 구현할 수 있다.
발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상에서 설명한 바와 같이, 본 발명에 의하면 셀 게이트와 드레인 접합사이에 도전체 스페이서와 오프 채널 영역을 갖도록하여 이피롬 셀 프로그램시 발생하는 드레인 턴-온과 드레인 동요 현상을 해결한 이피롬 셀 및 그 제조 방법을 얻게된다.
Claims (11)
- 필드 산화막이 형성된 반도체 기판/웰에 있어서,상기 반도체 기판/웰위에 형성된 제1 절연막; 제1 절연막위에 있는 플로팅 게이트와 제2 절연막과 컨트롤 게이트로 구성된 셀 게이트; 셀 게이트와 하기하는 도전체 스페이서를 분리하기위한 제3 절연막; 셀 게이트와 드레인 사이에 있는 도전체 스페이서; 비대칭적으로 존재하는 소오스 접합과 드레인 접합; 및 상기 드레인 접합이 상기 도전체 스페이서를 감싸면서 드레인 접합과 셀 게이트 사이에 오프 채널 영역을 구비하는 것을 특징으로하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 제3 절연막이 100 ~1000Å 두께를 갖는 것을 특징으로하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 도전체 스페이서 길이가 500~3000Å인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 오프 채널 영역은 0.1~0.5㎛를 갖는 것을 특징으로하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 소스 접합이 셀 게이트에 0.1~0.3㎛ 오버랩된 것을 특징으로하는 비휘발성 메모리 장치.
- 제1항에 있어서, 상기 도전체 스페이서는 상기 플로팅 게이트와 컨트롤 게이트를 구성하는 물질과 동일한 성질의 물질로 구성되어 있는 것을 특징으로하는 비휘발성 메모리 장치.
- 제6항에 있어서, 상기 플로팅 게이트, 상기 컨트롤 게이트 그리고 상기 스페이서를 구성하는 물질은 불순물이 도우프된 다결정 실리콘인 것을 특징으로하는 비휘발성 메모리 장치.
- 반도체 기판 혹은 웰 위에 필드 산화막과 필드 산화막 주위로 표면이 노출된 상기 반도체 기판 상에 제1 절연막, 전면에 제1 도전층, 제1 도전층위에 제2 절연막, 제2 절연막위에 제2 도전층을 차례로 증착한 후에 사진 및 식각 공정으로 셀 게이트를 형성하는 단계;상기 결과물의 소스 영역을 사진 공정으로 포토레지스트를 오픈한 후 이온 주입공정으로 웰과 반대 타입의 불순물을 주입하는 단계;상기 포토레지스트를 없앤 후에 소스 정션이 셀 게이트에 충분히 오버랩되도록 하면서 상기 셀 게이트와 하기하는 제3 도전체와 전기적 이격을 위해서 제3 절연막을 900~1000℃ 내외에서 100~1000Å로 성장 시키는 단계;상기 결과물에 제3 도전층을 500~3000Å로 증착하는 단계;상기 제3 도전층을 식각 대상물로 한 이방성 식각 공정을 행하여, 패터닝된 셀 게이트 측벽의 상기 제3 절연막 주위에 도전체 스페이서를 형성하는 단계;상기 결과물에 웰과 반대 타입의 이온을 주입하는 단계; 및상기 결과물에 분순물을 드라이브-인을 통해서 드레인 접합이 도전체 스페이서 감싸면서 드레인 접합과 셀 게이트 사이에 오프 채널 영역을 갖도록 진행하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제8항에 있어서, 상기 소스 정션 이온을 Ph와 Ar으로하여 그레이드 소스 정션을 형성하는 것을 특징으로하는 비휘발성 메모리 장치의 제조 방법.
- 제8항에 있어서, 상기 도전체 스페이서 길이를 500~3000Å를 갖는 것을 특징으로하는 비휘발성 메모리 장치의 제조 방법.
- 제8항에 있어서, 상기 오프 채널 영역이 0.1~0.5㎛인 것을 특징으로하는 비휘발성 메모리 장치의 제조 방법.
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960063335A KR19980045174A (ko) | 1996-12-09 | 1996-12-09 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980045174A true KR19980045174A (ko) | 1998-09-15 |
Family
ID=66522428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960063335A KR19980045174A (ko) | 1996-12-09 | 1996-12-09 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980045174A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575611B1 (ko) * | 1999-12-22 | 2006-05-03 | 매그나칩 반도체 유한회사 | 이피롬셀 제조방법 |
| KR100734261B1 (ko) * | 2004-05-21 | 2007-07-02 | 삼성전자주식회사 | 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자 |
| KR100849993B1 (ko) * | 2007-03-15 | 2008-08-01 | 한양대학교 산학협력단 | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 |
| KR100955182B1 (ko) * | 2008-02-15 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
1996
- 1996-12-09 KR KR1019960063335A patent/KR19980045174A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100575611B1 (ko) * | 1999-12-22 | 2006-05-03 | 매그나칩 반도체 유한회사 | 이피롬셀 제조방법 |
| KR100734261B1 (ko) * | 2004-05-21 | 2007-07-02 | 삼성전자주식회사 | 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자 |
| KR100849993B1 (ko) * | 2007-03-15 | 2008-08-01 | 한양대학교 산학협력단 | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 |
| KR100955182B1 (ko) * | 2008-02-15 | 2010-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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