KR100849993B1 - 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 - Google Patents
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Abstract
비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자가 개시된다. 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제조 방법에 있어서, 반도체 기판에 불순물을 주입하여 제1 도전성 영역을 형성하는 단계; 기판 상에 소스와 이격되되, 금속을 실리사이드화한 제2 도전성 영역을 형성하는 단계; 및 제1 도전성 영역과 제2 도전성 영역 사이의 채널 영역 상부에 플로팅 게이트와 컨트롤 게이트를 순차적으로 형성하는 단계를 포함하는 제조 방법이 제공된다. 본 발명에 따르면, 드레인의 쇼트키 장벽 주위로 높은 도핑 농도가 유도되어 열전자 효과가 증가하게 되어 NOR 플래시 구조의 쓰기 속도를 향상시킬 수 있다.
쇼트키, NOR, 소스, 드레인, 플로팅 게이트
Description
도 1은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 개략적인 구성을 나타낸 단면도.
도 2 내지 5는 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제작 과정을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 채널 영역에서의 붕소(B)의 농도 변화도를 나타낸 그래프.
도 7은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 열전자 전류를 비교한 그래프.
도 8은 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 플로팅 게이트(16)에 저장되는 전하량을 비교한 그래프.
도 9는 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 초기 상태('1') 문턱 전압(VT)과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프.
도 10은 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 쓰기 후('0') 문턱 전압(VT) 과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프.
도 11은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자를 멀티 레벨(multi-level; 2 비트)로 사용할 때 플로팅 게이트에 충전된 전하량과 문턱 전압(VT) 분포를 나타낸 그래프.
<도면의 주요 부분에 대한 부호 설명>
10: 기판 12: 소스
14: 드레인 15: 터널 산화막
16: 플로팅 게이트 17: 게이트 산화막
18: 컨트롤 게이트 19: 채널
20, 30: PR 32: 금속막
도 2 내지 5는 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제작 과정을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 채널 영역에서의 붕소(B)의 농도 변화도를 나타낸 그래프.
도 7은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 열전자 전류를 비교한 그래프.
도 8은 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 플로팅 게이트(16)에 저장되는 전하량을 비교한 그래프.
도 9는 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 초기 상태('1') 문턱 전압(VT)과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프.
도 10은 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 쓰기 후('0') 문턱 전압(VT) 과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프.
도 11은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자를 멀티 레벨(multi-level; 2 비트)로 사용할 때 플로팅 게이트에 충전된 전하량과 문턱 전압(VT) 분포를 나타낸 그래프.
<도면의 주요 부분에 대한 부호 설명>
10: 기판 12: 소스
14: 드레인 15: 터널 산화막
16: 플로팅 게이트 17: 게이트 산화막
18: 컨트롤 게이트 19: 채널
20, 30: PR 32: 금속막
본 발명은 NOR형 플래시 기억 소자 및 그 제조 방법에 관한 것으로서, 좀 더 상세하게는 드레인 영역만 금속 실리사이드화한 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자 및 그 제조 기술에 관한 것이다.
플래시 기억 소자의 아키텍처는 크게 비트선과 접지선 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있고, 다시 NOR형은 변형 구조인 AND형, DINOR형, VGA(Virtual Ground Array)형으로 나눌 수 있다. NOR형은 88년 인텔이 발표한 EP롬 셀 구조를 이용한 ETOX(EPROM tunnel oxide) 방식에 기초한 구조다. NOR형 플래시 기억 소자는 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성(non-volatile) 반도체 메모리 장치들과 비교할 때, 프로그램 및 읽기 동작에 있어서 NAND 형에 비해 월등하게 빠른 속도를 갖기 때문에 빠른 속도를 요구하는 많은 사용자들로부터 널리 호응 받고 있다.
나아가 현재 반도체 소자를 제조하는 기술은 100nm 이하의 단채널을 가지는 메모리 장치를 제조하기에 이르고 있는데, 이 경우 게이트 전극의 좁은 폭으로 인하여 게이트 전극의 전기적 저항이 증가하게 된다. 결과적으로, 반도체 소자의 게이트 전극에 가해지는 전기적 신호의 전송 속도는 RC 지연 시간에 기인하여 느려지게 된다. 이와 더불어 소스/드레인 영역의 얕은 접합 깊이에 기인한 면저항(sheet resistance)의 증가는 반도체 소자의 구동 전류 감소를 초래한다.
이러한 문제를 해결하기 위해 금속 실리사이드를 게이트 또는 소스/드레인에 모두 적용한 쇼트키 장벽(금속 실리사이드) 트랜지스터가 제안되었다. 금속 실리사이드 기술은 게이트, 소스/드레인 영역에 금속 실리사이드 막을 형성하여 게이트, 소스/드레인 영역의 저항을 낮출 수 있었다.
그러나, 이러한 종래 쇼트키 장벽을 이용한 소자들은 소스와 드레인 양쪽에 금속 실리사이드 막을 형성하여 사용되었을 뿐, 소스 또는 드레인 중 한쪽 영역만 금속 실리사이드화하여 비대칭 쇼트키 장벽을 형성하는 플래시 기억 소자에 대한 연구나 이러한 플래시 기억 소자의 쓰기, 읽기, 지우기 등의 속도 향상에 관련된 활용 연구는 거의 없었다.
플래시 기억 소자의 아키텍처는 크게 비트선과 접지선 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있고, 다시 NOR형은 변형 구조인 AND형, DINOR형, VGA(Virtual Ground Array)형으로 나눌 수 있다. NOR형은 88년 인텔이 발표한 EP롬 셀 구조를 이용한 ETOX(EPROM tunnel oxide) 방식에 기초한 구조다. NOR형 플래시 기억 소자는 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성(non-volatile) 반도체 메모리 장치들과 비교할 때, 프로그램 및 읽기 동작에 있어서 NAND 형에 비해 월등하게 빠른 속도를 갖기 때문에 빠른 속도를 요구하는 많은 사용자들로부터 널리 호응 받고 있다.
나아가 현재 반도체 소자를 제조하는 기술은 100nm 이하의 단채널을 가지는 메모리 장치를 제조하기에 이르고 있는데, 이 경우 게이트 전극의 좁은 폭으로 인하여 게이트 전극의 전기적 저항이 증가하게 된다. 결과적으로, 반도체 소자의 게이트 전극에 가해지는 전기적 신호의 전송 속도는 RC 지연 시간에 기인하여 느려지게 된다. 이와 더불어 소스/드레인 영역의 얕은 접합 깊이에 기인한 면저항(sheet resistance)의 증가는 반도체 소자의 구동 전류 감소를 초래한다.
이러한 문제를 해결하기 위해 금속 실리사이드를 게이트 또는 소스/드레인에 모두 적용한 쇼트키 장벽(금속 실리사이드) 트랜지스터가 제안되었다. 금속 실리사이드 기술은 게이트, 소스/드레인 영역에 금속 실리사이드 막을 형성하여 게이트, 소스/드레인 영역의 저항을 낮출 수 있었다.
그러나, 이러한 종래 쇼트키 장벽을 이용한 소자들은 소스와 드레인 양쪽에 금속 실리사이드 막을 형성하여 사용되었을 뿐, 소스 또는 드레인 중 한쪽 영역만 금속 실리사이드화하여 비대칭 쇼트키 장벽을 형성하는 플래시 기억 소자에 대한 연구나 이러한 플래시 기억 소자의 쓰기, 읽기, 지우기 등의 속도 향상에 관련된 활용 연구는 거의 없었다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, 드레인에 금속 실리사이드화함으로써, 드레인에 비대칭 쇼트키 장벽을 형성한 NOR형 플래시 기억 소자를 제공하기 위한 것이다.
또한, 본 발명은 드레인의 쇼트키 장벽 주위로 높은 도핑 농도가 유도되어 열전자 효과가 증가하게 되어 NOR 플래시 구조의 쓰기 속도를 향상시킬 수 있는 NOR형 플래시 기억 소자를 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제들은 이하에 서술되는 바람직한 실시예를 통하여 보다 명확해질 것이다.
또한, 본 발명은 드레인의 쇼트키 장벽 주위로 높은 도핑 농도가 유도되어 열전자 효과가 증가하게 되어 NOR 플래시 구조의 쓰기 속도를 향상시킬 수 있는 NOR형 플래시 기억 소자를 제공하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제들은 이하에 서술되는 바람직한 실시예를 통하여 보다 명확해질 것이다.
상술한 목적을 달성하기 위한 본 발명의 일측면에 따르면, 본 발명은 NOR형 플래시 기억 소자의 제조 방법에 있어서, 반도체 기판에 불순물을 주입하여 소스 영역을 형성하는 단계; 상기 반도체 기판 상에 소스 영역과 이격되며, 금속을 실리사이드화한 드레인 영역을 형성하는 단계; 및 상기 소스 영역와 상기 드레인 영역 사이의 채널 영역 상부에 플로팅 게이트와 컨트롤 게이트를 순차적으로 형성하는 단계를 포함하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제조 방법에 관한 것이다.
여기서, 상기 소스 영역은 소스 영역이고, 상기 드레인 영역은 드레인 영역일 수 있다. 또한, 상기 소스 영역은 드레인 영역이고, 상기 드레인 영역은 소스 영역일 수 있다.
또한, 상기 드레인 영역을 형성하는 단계는 상기 반도체 기판 상에 금속막을 증착하는 단계; 및 상기 증착된 금속막이 상기 반도체 기판과 반응하도록 열처리하는 단계로 이루어질 수 있다. 여기서, 상기 열처리는 600℃ 내지 650℃에서 이루어질 수 있다.
또한, 상기 금속은 코발트, 텅스텐, 니켈, 팔라듐, 백금 및 티타늄으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역의 접합 깊이가 서로 다를 수 있다.
또한, 상기 불순물은 인, 비소, 붕소 및 BF2로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
또한, 상기 플로팅 게이트 및 상기 컨트롤 게이트는 고농도로 도핑된 다결정 실리콘 또는 비정질 실리콘인 것일 수 있다.
또한, 상기 드레인 영역을 형성한 후, 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 플로팅 게이트를 형성한 후, 상기 플로팅 게이트 상부에 게이트 산화막을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 터널 산화막 및 상기 게이트 산화막은 실리콘 산화막, 티타늄 산화막 및 탄탈륨 산화막으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 기판 상에 형성된 소스 영역; 상기 소스 영역과 이격되어 상기 반도체 기판 상에 형성되되, 금속으로 실리사이드화 된 드레인 영역; 상기 반도체 기판 상에 터널 산화막을 게재하여 형성된 플로팅 게이트; 및 상기 플로팅 게이트 상에 게이트 산화막을 게재하여 형성된 컨트롤 게이트를 포함하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자에 관한 것이다.
여기서, 상기 소스 영역은 소스 영역이고, 상기 드레인 영역은 드레인 영역일 수 있다. 또한, 상기 소스 영역은 드레인 영역이고, 상기 드레인 영역은 소스 영역일 수 있다.
또한, 상기 금속은 코발트, 텅스텐, 니켈, 팔라듐, 백금 및 티타늄으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역은 상기 반도체 기판 상에서 100nm 이하로 이격되어 배치되어 있을 수 있다.
또한, 상기 금속으로 실리사이드화된 드레인 영역은 상기 반도체 기판 상에 금속막을 증착하고, 상기 증착된 금속막이 상기 반도체 기판과 반응하도록 열처리함으로써 형성되는 것일 수 있다. 여기서, 상기 열처리는 600℃ 내지 650℃에서 이루어질 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역의 접합 깊이는 서로 다른 것일 수 있다.
또한, 상기 플로팅 게이트 및 상기 컨트롤 게이트는 고농도로 도핑된 다결정 실리콘 또는 비정질 실리콘인 것일 수 있다.
또한, 상기 터널 산화막 및 상기 게이트 산화막은 실리콘 산화막, 티타늄 산화막 및 탄탈륨 산화막으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 개략적인 구성을 나타낸 단면도이다.
도 1을 참조하면, NOR형 플래시 기억 소자의 단위 셀(cell)은 반도체 기판(10)에 소스(12) 영역이 형성되고, 소스(source; 12) 영역과 채널(channel; 19) 영역을 사이에 두고 소정 거리로 이격되어 드레인(drain; 14) 영역이 형성된다. 그리고, 반도체 기판(substrate; 10)의 채널(19) 영역 상에는 얇은 터널 산화막(15)에 의하여 절연된 플로팅 게이트(floating gate; 16) 전극이 형성되고, 플로팅 게이트(16) 위에는 게이트 산화막(17)에 의해 절연된 컨트롤 게이트(control gate; 18) 전극이 형성된 구조를 갖는다.
소스(12) 영역은 전자(electron)나 홀(hole)을 공급하는데, 그 전자나 홀은 채널(19) 영역을 지나 드레인(14) 영역에서 빠져나간다. 드레인(14) 영역은 금속막을 증착하여(도 1에는 도시되지 않음) 금속 실리사이드 층을 형성하게 되는데, 금속은 예컨대, 코발트, 텅스텐, 니켈, 팔라듐, 백금 또는 티타늄 등일 수 있다.
터널 산화막(15)은 플로팅 게이트(16)와 채널(19) 영역을, 게이트 산화막(17)은 플로팅 게이트(16)와 컨트롤 게이트(18)를 전기적으로 절연시키기 위하여 존재하게 된다. 터널 산화막(15) 및 게이트 산화막(17)은 실리콘을 열 산화시켜 형성되는 SiO2를 주로 이용하는데, 이러한 실리콘 산화막 외에 티타늄 산화막 또는 탄탈륨 산화막 등의 산화막일 수 있다.
채널(19) 영역 위에 형성된 플로팅 게이트(16) 및 컨트롤 게이트(18)는 다결정 실리콘이나 비정질 실리콘을 사용할 수 있고, 비저항값을 줄이기 위하여 인(P)이나 붕소(B) 등을 높은 농도로 도핑(doping)할 수 있다. 여기서, 도핑이란 실리콘에 인(P), 비소(As), 붕소(B) 등의 불순물을 첨가하는 것으로서, 이는 물리적으로 실리콘의 일함수(work function)를 변화시키는 역할을 한다.
게이트 전극은 전기적으로 절연되어 있지만, 채널(19)과 아주 근접한 거리에서 게이트에 인가된 전압에 의하여 채널(19)의 포텐샬을 변화시켜 전자나 홀의 흐름을 제어할 수 있다. 특히, 플로팅 게이트(16) 전극은 전자를 축적하거나 축적된 전자를 방출할 수 있다.
기판(10)은 소스(12) 및 드레인(14)을 형성하기 위하여 사용하는 물질로서, 대부분 실리콘(Si)을 사용하고 있다.
본 실시예에 따른 NOR형 플래시 기억 소자는 전류를 흐르게 하는 캐리어의 종류에 따라서 N형과 P형으로 나눌 수 있는데, 각각 전자와 홀이 전류를 흐르게 하는 캐리어가 된다. N형의 경우에는 기판(10)은 P형을 사용하며, 소스(12) 및 드레인(14) 영역은 인(P)이나 비소(As)을 주입하여 N형을 형성한 N(소스)-P(채널)-N(드레인) 구조를 사용할 수 있다. P형의 경우에는 N형 기판(10)을 사용하며, 소스(12) 및 드레인(14) 영역은 붕소(B)나 BF2를 주입하여 P형으로 형성한 P-N-P 구조를 사용할 수 있다.
이하에서는 설명의 편의를 위하여, N(소스)-P(채널)-N(드레인) 구조를 가지는 NOR형 플래시 기억 소자를 기준으로 상술하기로 한다.
도 2 내지 5는 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제작 과정을 나타낸 도면이다.
도시하지는 않았지만, 먼저 p형 Si 기판(10) 위에 SiO2 박막을 증착할 수 있다. SiO2 박막을 증착하는 이유는 이온 주입을 원활하게 하기 위함으로써, 이 박막의 두께는 약 10nm 일 수 있다. 이후, 플래시 기억 소자의 특성, 특히 문턱 전압(VT)을 제어하기 위하여, 붕소, BF2 등을 이용하여 기판(10)에 붕소 이온을 주입한 후 열처리 공정을 행할 수 있다.
이후, 소스(12) 영역을 형성하기 위하여 포토레지스트(Photo Resist; 감광액, 이하 PR, 20)를 증착하고, 마스크를 이용하여 도 2와 같이 소스(12) 영역에 해당하는 PR(20)을 식각한다. 이어서, 인(P)이나 비소(As) 등의 불순물을 실리콘 내에 함유시키도록 도핑하여 N형의 소스(12) 영역을 형성시킨다.
이러한 불순물의 도핑 공정은 이온화된 원자를 가속해서 실리콘 내에 강제적으로 주입하는 이온 주입법(implant)과, 고상이나 기상의 원자를 열 확산 방식으로 주입하는 방법 등이 이용될 수 있다. 여기서, 이온 주입법은 고에너지 이온 주입법, 약 ~keV 정도의 가속 에너지로 이온 주입을 할 수 있는 저에너지 이온 주입법, 무거운 원자를 이용하여 불순물주입 깊이를 제어하는 이온 주입법, 그리고 소규모 실험실에서 비교적 쉽게 사용할 수 있는 플라즈마 이온 주입법 등일 수 있다.
이후, 이온 주입법에 의하여 실리콘에 주입된 불순물은 전기적인 활성화를 위하여 열처리 공정을 거쳐야 하며, 기상이나 고상 열확산법 또한 실리콘 내로의 불순물 확산을 위하여 열처리 공정이 필요하다. 열처리 방법으로는 급속열처리 방식, 레이저를 이용한 열처리 방법 및 저온 열처리 방법 등을 이용할 수 있다. 이때, 열처리 온도는 약 800 내지 1100℃일 수 있다.
이렇게 형성된 소스(12) 영역의 접합 깊이는 50 내지 55nm이다. 여기서, 접합 깊이는 소스 영역과 드레인 영역이 기판의 채널(19) 영역에 해당하는 부분과 접한 면의 길이로서, 도면에서는 소스 영역과 드레인 영역의 세로 길이에 해당한다. 또한, 소스(12) 영역의 농도는 1 x 1019 ~ 1 x 1020 cm-3 이다.
도 3을 참조하면, 소스(12) 영역을 형성한 후에는 소스(12) 영역을 형성하기 위하여 도포된 도2의 PR(20)을 모두 식각하고, 다시 PR(30)을 증착한다.
이때, 채널(19) 영역의 길이(도 1에는 도시), 즉 드레인(14) 영역과 소스(12) 영역간의 길이는 90nm로 할 수 있다.
이어서, As 등의 불순물로 도핑된 금속막(32), 예컨대 티타늄(Ti)막을 PR과 드레인(14) 영역 상부에 증착시킨다. 증착은 물리적인 증착 방법, 즉 스퍼터링(sputtering), 증기 증착법(evaporation method), MBE(molecular beam epitaxy), ICP(ionized cluster beam deposition), 또는 레이저를 활용한 물리 증착법 등으로 증착할 수 있다. 또한, 증착된 금속막(32)의 두께는 예컨대, 약 30nm일 수 있다. -
이후, 증착된 금속이 실리콘과 반응하여 금속 실리사이드를 형성하도록 650 ~ 650℃에서 열처리 한다. 열처리 공정에 의하여 드레인(14) 영역의 실리콘(Si) 원자와 금속(예컨대, Ti)이 반응하게 되고, 도 4와 같이 드레인(14) 영역에는 금속 실리사이드(쇼트키 장벽), 예컨대 TiSi2를 형성한다.
여기서, 금속은 티타늄 외에 코발트, 텅스텐, 니켈, 팔라듐 또는 백금 등일 수 있다. 또한, 드레인(14) 영역의 농도는 1 x 1020 ~ 1 x 1022 cm-3 일 수 있다. 또한, 이렇게 형성된 드레인(14) 영역의 접합 깊이는 약 30nm일 수 있다.
이렇게 생성된 금속 실리사이드(쇼트키 장벽)로 이루어진 드레인(14) 영역은 소스(12) 영역에 비하여 접합 깊이가 얕다. 구체적으로, 소스(12) 영역의 접합 깊이가 50~55nm인데 비하여 드레인(14) 영역의 접합 깊이는 약 30nm이므로, 본 실시예에 따른 NOR형 플래시 기억 소자는 비대칭 구조를 이룬다.
이후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 이용하여 기판(10)의 표면을 정리한다.
이어서, 도 5를 참조하면, 실리콘 기판(10) 위에 약 12nm 두께의 터널 산화막(15)을 증착할 수 있고, 이는 통상적인 증착 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 증착하는 대신에 열산화법으로 단결정 실리콘층을 산화시켜 실리콘 산화막을 성장시킬 수도 있다.
이후, 터널 산화막(15) 위에 다결정 실리콘, SiO2, 다결정 실리콘을 순차적으로 증착한 후, 마스크를 이용하여 식각함으로써 게이트 영역을 형성한다. 이어서, 알루미늄(Al)을 열증착 방법을 사용하여 소스(12), 드레인(14), 게이트 전극을 형성한 후, 최종 구동 회로를 형성한다.
본 실시예에서는 종래 기술과 달리 소스(12)와 드레인(14) 영역을 순차적으로 형성하고, 드레인(14) 영역만 쇼트키 장벽을 형성함으로써, 소스(12)와 드레인(14)의 접합 깊이가 다른 비대칭 구조를 가진 NOR형 플래시 기억 소자를 제공한다. 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자는 프로그램의 읽기, 쓰기, 소거 속도를 향상시키는데, 이하에서는 실험 결과를 바탕으로 이를 입증하기로 한다.
도 6은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 채널(19) 영역에서의 붕소(B)의 농도 변화도를 나타낸 그래프이다.
도 6을 참조하면, 본 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자(이하, '비대칭 SB NOR형 플래시 기억 소자'라고 함)의 채널(19) 영역에서의 거리에 따른 B(붕소)의 농도 변화와 그에 따른 비대칭 SB NOR형 플래시 기억 소자의 동작 원리를 알 수 있다.
도 6에서 X축은 소스(12) 영역과 기판(10)의 접합면을 기준으로 하여 측정한 거리이고, Y축의 농도는 기판(10)상에 주입되어 있는 붕소의 농도이다. 도 6에 도시된 바와 같이, 기판(10)의 붕소 농도는 비대칭 SB NOR형 플래시 기억 소자의 드레인(14) 영역과 접하는 부근에서 높다. 이와 같은 현상은 드레인(14)에 형성된 금속 실리사이드, 예컨대 TiSi2로 인하여 기판(10)과 드레인(14) 사이에 페르미 준위의 평형을 위해 쇼트키 장벽이 형성되었기 때문이다.
이렇게 드레인(14) 부근의 붕소 농도가 높아짐에 따라 다음과 같이 열전자 효과가 향상되고, 전자가 플로팅 게이트(16)에 저장되는 속도가 증가한다.
도 7은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 열전자 전류를 비교한 그래프이고, 도 8은 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 플로팅 게이트(16)에 저장되는 전하량을 비교한 그래프이다.
도 7에 도시된 바와 같이, 본 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자는 드레인(14) 부근에서 붕소의 농도가 높아짐에 따라 기존의 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 열전자(Hot Electron; HE) 전류 효과가 현저히 증가하게 된다. 이는 비대칭 SB NOR형 플래시 기억 소자의 드레인(14) 부근 채널(19)의 농도가 높아 터널 산화막(15; SiO2)계면을 넘을 수 있는 열전자 에너지에 기존의 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 더 빨리 도달할 수 있었기 때문이다.
이렇게 열전자 효과가 증가함에 따라, 도 8에 도시된 바와 같이, 플로팅 게이트(16)에 같은 전하량(Q)를 저장하는데 걸리는 시간이 기존의 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자보다 본 실시예에서 제안하는 비대칭 SB NOR형 플래시 기억 소자가 더 빠르다. 이는 소자의 쓰기 시간을 줄일 수 있음을 의미한다.
도 9는 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 초기 상태('1') 문턱 전압(VT)과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프이다.
NOR형 플래시 기억 소자는 초기 상태에서의 플로팅 게이트(16) 안에 전자가 포획되어 있지 않은데. 이 상태를 상태 '1'로 정의한다.
도 9에 도시된 바와 같이, 플로팅 게이트(16)에 전자가 비어 있을 때('1') 소자의 문턱 전압(VT)은 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자 모두 1.5 내지 2V로 유사하다. 그러나, 문턱 전압(VT) 이상의 전압을 동일하게 가한 경우, 비대칭 SB NOR형 플래시 기억 소자에서의 열전자 효과가 높기 때문에 기존 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 현저히 높은 전류량(이를 "드레인 전류"라 함)을 나타낸다.
NOR형 플래시 기억 소자의 동작에 의하면, 데이터의 쓰기(program)는 드레인(14) 영역과 인접한 채널(19) 영역으로부터 플로팅 게이트(16)로 열전자가 주입되어 플로팅 게이트(16) 안에 전자가 포획됨으로써 이루어진다.
즉, 소스(12) 전극에서 드레인(14) 전극으로 이동하는 전자가 채널(19)의 포화 영역에서 강한 전계로 인해 가속되어 높은 운동 에너지를 갖게 되며(이를 "열전자"라고 함) 이 전자 중에서 일부가 산화막의 전위 장벽을 관통하여 플로팅 게이트(16)로 주입되는 것이다. 이처럼 플로팅 게이트(16)에 주입된 전자는 산화막의 전위 장벽에 의해 고립되고, 그 결과 플래시 기억 소자의 문턱 전압(VT) 상승으로 이어져 쓰기 동작이 이루어진다.
여기서, 열전자 주입방법(Hot Electron Injection)은 플래시 기억 소자의 컨트롤 게이트(18) 전극과 드레인(14) 영역에 고전압을 인가하여 드레인(14) 영역 부근에서 발생한 열전자(Hot Electron)를 터널 산화막(15)을 통하여 플로팅 게이트(16)로 주입하는 방식이다.
본 실시예에서, 쓰기 동작을 하기 위해서는 소스(12)를 접지시키고 드레인(14)(VG)에 3 ~ 6V, 쓰기 전압 6 ~ 11V를 컨트롤 게이트(18)(VG)와 기판(10; Vsub) 사이에 인가한다. 이 경우 소자의 기판(10)에 반전층에 생성된 전자들이 열전자 상태가 되어 터널 산화막(15; SiO2)층을 넘어 플로팅 게이트(16)층에 포획되게 된다. 이 상태를 상태 '0'으로 정의한다. 포획된 전자는 게이트 전극을 향해 내부 전계를 발생하게 된다.
도 10은 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 쓰기 후('0') 문턱 전압(VT) 과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프이다.
도 10을 참조하면, 플로팅 게이트(16)에 전자가 저장되어 있을 때('0'), 소자의 문턱 전압(VT)은 6 내지 6.5 V로 커지게 된다. 도 9의 경우와 마찬가지로, 문턱 전압(VT) 이상의 전압을 동일하게 가한 경우에는, 비대칭 SB NOR형 플래시 기억 소자가 기존 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 현저히 높은 전류량을 나타낸다.
한편, 소거 동작을 하기 위해서는 소스(12)와 드레인(14)을 전기적으로 차단하고 소거 전압 예컨대, -14V를 컨트롤 게이트(VG: -10V) 와 기판(Vsub: 4V) 사이에 인가한다. 이 경우 플로팅 게이트(16)층에 포획되어 있는 전자들은 실리콘(Si) 기판(10)으로 터널링하게 된다. 따라서 소자는 다시 초기 상태 '1'로 환원되고 문턱 전압(VT)은 다시 도 9와 같이 1.5 내지 2V로 낮아진다.
구동 회로에서는 드레인(14) 전류의 유무를 판별하여 소자의 기억 상태를 읽어 낸다. 읽기 동작은 읽기 전압 3 ~ 5V를 컨트롤 게이트(18)와 기판(10) 사이에 인가하고, 소스(12) 영역(VS)에는 0V를 인가하여 이루어진다. 이 때 읽기 전압은 소자가 초기 상태('1') 인 경우의 문턱 전압(VT)과 쓰기 후('0') 문턱 전압(VT) 사이에 존재한다.
소자의 상태가 '1'일 경우 게이트에 읽기 전압을 인가하면 상태 '1'상태의 문턱 전압(VT)보다 크기 때문에, 드레인(14) 영역으로부터 소스(12) 영역으로 전류 경로(current path)가 형성되는데, 이 상태의 기억 소자를 "온(ON)" 되었다고 한다. 반면, 소자의 상태가 '0'일 경우 게이트에 읽기 전압을 인가하면 '0'상태의 문턱 전압(VT) 보다 작기 때문에, 드레인(14) 영역으로부터 소스(12) 영역으로 전류가 주입되는 것을 방지하게 되는데, 전류가 흐르지 않는 상태의 기억 "오프(OFF)" 되었다고 한다.
도 9 및 도 10에서 보듯이 플로팅 게이트(16)에 전자가 비어 있을 때('1')와 전자가 저장되어 있을 때('0')의 문턱 전압차(△VT)가 약 4V이므로 제안하는 소자는 멀티 레벨로 사용할 수 있으며, 이때의 문턱 전압(VT) 분포는 이하의 도 11에서 증명하고 있다.
도 11은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자를 멀티 레벨(multi-level; 2 비트)로 사용할 때 플로팅 게이트(16)에 충전된 전하량과 문턱 전압(VT) 분포를 나타낸 그래프이다.
멀티 레벨 동작을 하기 위해서는 터널 산화막(15)층을 넘어 플로팅 게이트(16) 층에 포획되는 전자량을 조절한다. 도 11을 참조하면, 데이터 비트가 2인 경우 준위는 '11', '10', '10', '00' 네 가지이다. 이러한 형태를 가지기 위해서, 쓰기 시간을 제어하여 플로팅 게이트(16)층에 포획되는 전자량을 조절하였다. 도 11에서 문턱 전압의 크기는 준위가 '11'인 경우 약 2V, '10'인 경우 약 4V, '10'인 경우 약 5V, '00'인 경우 약 6V이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
여기서, 상기 소스 영역은 소스 영역이고, 상기 드레인 영역은 드레인 영역일 수 있다. 또한, 상기 소스 영역은 드레인 영역이고, 상기 드레인 영역은 소스 영역일 수 있다.
또한, 상기 드레인 영역을 형성하는 단계는 상기 반도체 기판 상에 금속막을 증착하는 단계; 및 상기 증착된 금속막이 상기 반도체 기판과 반응하도록 열처리하는 단계로 이루어질 수 있다. 여기서, 상기 열처리는 600℃ 내지 650℃에서 이루어질 수 있다.
또한, 상기 금속은 코발트, 텅스텐, 니켈, 팔라듐, 백금 및 티타늄으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역의 접합 깊이가 서로 다를 수 있다.
또한, 상기 불순물은 인, 비소, 붕소 및 BF2로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
또한, 상기 플로팅 게이트 및 상기 컨트롤 게이트는 고농도로 도핑된 다결정 실리콘 또는 비정질 실리콘인 것일 수 있다.
또한, 상기 드레인 영역을 형성한 후, 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 플로팅 게이트를 형성한 후, 상기 플로팅 게이트 상부에 게이트 산화막을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 터널 산화막 및 상기 게이트 산화막은 실리콘 산화막, 티타늄 산화막 및 탄탈륨 산화막으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 기판 상에 형성된 소스 영역; 상기 소스 영역과 이격되어 상기 반도체 기판 상에 형성되되, 금속으로 실리사이드화 된 드레인 영역; 상기 반도체 기판 상에 터널 산화막을 게재하여 형성된 플로팅 게이트; 및 상기 플로팅 게이트 상에 게이트 산화막을 게재하여 형성된 컨트롤 게이트를 포함하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자에 관한 것이다.
여기서, 상기 소스 영역은 소스 영역이고, 상기 드레인 영역은 드레인 영역일 수 있다. 또한, 상기 소스 영역은 드레인 영역이고, 상기 드레인 영역은 소스 영역일 수 있다.
또한, 상기 금속은 코발트, 텅스텐, 니켈, 팔라듐, 백금 및 티타늄으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역은 상기 반도체 기판 상에서 100nm 이하로 이격되어 배치되어 있을 수 있다.
또한, 상기 금속으로 실리사이드화된 드레인 영역은 상기 반도체 기판 상에 금속막을 증착하고, 상기 증착된 금속막이 상기 반도체 기판과 반응하도록 열처리함으로써 형성되는 것일 수 있다. 여기서, 상기 열처리는 600℃ 내지 650℃에서 이루어질 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역의 접합 깊이는 서로 다른 것일 수 있다.
또한, 상기 플로팅 게이트 및 상기 컨트롤 게이트는 고농도로 도핑된 다결정 실리콘 또는 비정질 실리콘인 것일 수 있다.
또한, 상기 터널 산화막 및 상기 게이트 산화막은 실리콘 산화막, 티타늄 산화막 및 탄탈륨 산화막으로 이루어진 군 중에서 적어도 하나를 선택하는 것일 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 개략적인 구성을 나타낸 단면도이다.
도 1을 참조하면, NOR형 플래시 기억 소자의 단위 셀(cell)은 반도체 기판(10)에 소스(12) 영역이 형성되고, 소스(source; 12) 영역과 채널(channel; 19) 영역을 사이에 두고 소정 거리로 이격되어 드레인(drain; 14) 영역이 형성된다. 그리고, 반도체 기판(substrate; 10)의 채널(19) 영역 상에는 얇은 터널 산화막(15)에 의하여 절연된 플로팅 게이트(floating gate; 16) 전극이 형성되고, 플로팅 게이트(16) 위에는 게이트 산화막(17)에 의해 절연된 컨트롤 게이트(control gate; 18) 전극이 형성된 구조를 갖는다.
소스(12) 영역은 전자(electron)나 홀(hole)을 공급하는데, 그 전자나 홀은 채널(19) 영역을 지나 드레인(14) 영역에서 빠져나간다. 드레인(14) 영역은 금속막을 증착하여(도 1에는 도시되지 않음) 금속 실리사이드 층을 형성하게 되는데, 금속은 예컨대, 코발트, 텅스텐, 니켈, 팔라듐, 백금 또는 티타늄 등일 수 있다.
터널 산화막(15)은 플로팅 게이트(16)와 채널(19) 영역을, 게이트 산화막(17)은 플로팅 게이트(16)와 컨트롤 게이트(18)를 전기적으로 절연시키기 위하여 존재하게 된다. 터널 산화막(15) 및 게이트 산화막(17)은 실리콘을 열 산화시켜 형성되는 SiO2를 주로 이용하는데, 이러한 실리콘 산화막 외에 티타늄 산화막 또는 탄탈륨 산화막 등의 산화막일 수 있다.
채널(19) 영역 위에 형성된 플로팅 게이트(16) 및 컨트롤 게이트(18)는 다결정 실리콘이나 비정질 실리콘을 사용할 수 있고, 비저항값을 줄이기 위하여 인(P)이나 붕소(B) 등을 높은 농도로 도핑(doping)할 수 있다. 여기서, 도핑이란 실리콘에 인(P), 비소(As), 붕소(B) 등의 불순물을 첨가하는 것으로서, 이는 물리적으로 실리콘의 일함수(work function)를 변화시키는 역할을 한다.
게이트 전극은 전기적으로 절연되어 있지만, 채널(19)과 아주 근접한 거리에서 게이트에 인가된 전압에 의하여 채널(19)의 포텐샬을 변화시켜 전자나 홀의 흐름을 제어할 수 있다. 특히, 플로팅 게이트(16) 전극은 전자를 축적하거나 축적된 전자를 방출할 수 있다.
기판(10)은 소스(12) 및 드레인(14)을 형성하기 위하여 사용하는 물질로서, 대부분 실리콘(Si)을 사용하고 있다.
본 실시예에 따른 NOR형 플래시 기억 소자는 전류를 흐르게 하는 캐리어의 종류에 따라서 N형과 P형으로 나눌 수 있는데, 각각 전자와 홀이 전류를 흐르게 하는 캐리어가 된다. N형의 경우에는 기판(10)은 P형을 사용하며, 소스(12) 및 드레인(14) 영역은 인(P)이나 비소(As)을 주입하여 N형을 형성한 N(소스)-P(채널)-N(드레인) 구조를 사용할 수 있다. P형의 경우에는 N형 기판(10)을 사용하며, 소스(12) 및 드레인(14) 영역은 붕소(B)나 BF2를 주입하여 P형으로 형성한 P-N-P 구조를 사용할 수 있다.
이하에서는 설명의 편의를 위하여, N(소스)-P(채널)-N(드레인) 구조를 가지는 NOR형 플래시 기억 소자를 기준으로 상술하기로 한다.
도 2 내지 5는 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제작 과정을 나타낸 도면이다.
도시하지는 않았지만, 먼저 p형 Si 기판(10) 위에 SiO2 박막을 증착할 수 있다. SiO2 박막을 증착하는 이유는 이온 주입을 원활하게 하기 위함으로써, 이 박막의 두께는 약 10nm 일 수 있다. 이후, 플래시 기억 소자의 특성, 특히 문턱 전압(VT)을 제어하기 위하여, 붕소, BF2 등을 이용하여 기판(10)에 붕소 이온을 주입한 후 열처리 공정을 행할 수 있다.
이후, 소스(12) 영역을 형성하기 위하여 포토레지스트(Photo Resist; 감광액, 이하 PR, 20)를 증착하고, 마스크를 이용하여 도 2와 같이 소스(12) 영역에 해당하는 PR(20)을 식각한다. 이어서, 인(P)이나 비소(As) 등의 불순물을 실리콘 내에 함유시키도록 도핑하여 N형의 소스(12) 영역을 형성시킨다.
이러한 불순물의 도핑 공정은 이온화된 원자를 가속해서 실리콘 내에 강제적으로 주입하는 이온 주입법(implant)과, 고상이나 기상의 원자를 열 확산 방식으로 주입하는 방법 등이 이용될 수 있다. 여기서, 이온 주입법은 고에너지 이온 주입법, 약 ~keV 정도의 가속 에너지로 이온 주입을 할 수 있는 저에너지 이온 주입법, 무거운 원자를 이용하여 불순물주입 깊이를 제어하는 이온 주입법, 그리고 소규모 실험실에서 비교적 쉽게 사용할 수 있는 플라즈마 이온 주입법 등일 수 있다.
이후, 이온 주입법에 의하여 실리콘에 주입된 불순물은 전기적인 활성화를 위하여 열처리 공정을 거쳐야 하며, 기상이나 고상 열확산법 또한 실리콘 내로의 불순물 확산을 위하여 열처리 공정이 필요하다. 열처리 방법으로는 급속열처리 방식, 레이저를 이용한 열처리 방법 및 저온 열처리 방법 등을 이용할 수 있다. 이때, 열처리 온도는 약 800 내지 1100℃일 수 있다.
이렇게 형성된 소스(12) 영역의 접합 깊이는 50 내지 55nm이다. 여기서, 접합 깊이는 소스 영역과 드레인 영역이 기판의 채널(19) 영역에 해당하는 부분과 접한 면의 길이로서, 도면에서는 소스 영역과 드레인 영역의 세로 길이에 해당한다. 또한, 소스(12) 영역의 농도는 1 x 1019 ~ 1 x 1020 cm-3 이다.
도 3을 참조하면, 소스(12) 영역을 형성한 후에는 소스(12) 영역을 형성하기 위하여 도포된 도2의 PR(20)을 모두 식각하고, 다시 PR(30)을 증착한다.
이때, 채널(19) 영역의 길이(도 1에는 도시), 즉 드레인(14) 영역과 소스(12) 영역간의 길이는 90nm로 할 수 있다.
이어서, As 등의 불순물로 도핑된 금속막(32), 예컨대 티타늄(Ti)막을 PR과 드레인(14) 영역 상부에 증착시킨다. 증착은 물리적인 증착 방법, 즉 스퍼터링(sputtering), 증기 증착법(evaporation method), MBE(molecular beam epitaxy), ICP(ionized cluster beam deposition), 또는 레이저를 활용한 물리 증착법 등으로 증착할 수 있다. 또한, 증착된 금속막(32)의 두께는 예컨대, 약 30nm일 수 있다. -
이후, 증착된 금속이 실리콘과 반응하여 금속 실리사이드를 형성하도록 650 ~ 650℃에서 열처리 한다. 열처리 공정에 의하여 드레인(14) 영역의 실리콘(Si) 원자와 금속(예컨대, Ti)이 반응하게 되고, 도 4와 같이 드레인(14) 영역에는 금속 실리사이드(쇼트키 장벽), 예컨대 TiSi2를 형성한다.
여기서, 금속은 티타늄 외에 코발트, 텅스텐, 니켈, 팔라듐 또는 백금 등일 수 있다. 또한, 드레인(14) 영역의 농도는 1 x 1020 ~ 1 x 1022 cm-3 일 수 있다. 또한, 이렇게 형성된 드레인(14) 영역의 접합 깊이는 약 30nm일 수 있다.
이렇게 생성된 금속 실리사이드(쇼트키 장벽)로 이루어진 드레인(14) 영역은 소스(12) 영역에 비하여 접합 깊이가 얕다. 구체적으로, 소스(12) 영역의 접합 깊이가 50~55nm인데 비하여 드레인(14) 영역의 접합 깊이는 약 30nm이므로, 본 실시예에 따른 NOR형 플래시 기억 소자는 비대칭 구조를 이룬다.
이후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)를 이용하여 기판(10)의 표면을 정리한다.
이어서, 도 5를 참조하면, 실리콘 기판(10) 위에 약 12nm 두께의 터널 산화막(15)을 증착할 수 있고, 이는 통상적인 증착 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의할 수 있다. 증착하는 대신에 열산화법으로 단결정 실리콘층을 산화시켜 실리콘 산화막을 성장시킬 수도 있다.
이후, 터널 산화막(15) 위에 다결정 실리콘, SiO2, 다결정 실리콘을 순차적으로 증착한 후, 마스크를 이용하여 식각함으로써 게이트 영역을 형성한다. 이어서, 알루미늄(Al)을 열증착 방법을 사용하여 소스(12), 드레인(14), 게이트 전극을 형성한 후, 최종 구동 회로를 형성한다.
본 실시예에서는 종래 기술과 달리 소스(12)와 드레인(14) 영역을 순차적으로 형성하고, 드레인(14) 영역만 쇼트키 장벽을 형성함으로써, 소스(12)와 드레인(14)의 접합 깊이가 다른 비대칭 구조를 가진 NOR형 플래시 기억 소자를 제공한다. 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자는 프로그램의 읽기, 쓰기, 소거 속도를 향상시키는데, 이하에서는 실험 결과를 바탕으로 이를 입증하기로 한다.
도 6은 본 발명의 일 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 채널(19) 영역에서의 붕소(B)의 농도 변화도를 나타낸 그래프이다.
도 6을 참조하면, 본 실시예에 따른 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자(이하, '비대칭 SB NOR형 플래시 기억 소자'라고 함)의 채널(19) 영역에서의 거리에 따른 B(붕소)의 농도 변화와 그에 따른 비대칭 SB NOR형 플래시 기억 소자의 동작 원리를 알 수 있다.
도 6에서 X축은 소스(12) 영역과 기판(10)의 접합면을 기준으로 하여 측정한 거리이고, Y축의 농도는 기판(10)상에 주입되어 있는 붕소의 농도이다. 도 6에 도시된 바와 같이, 기판(10)의 붕소 농도는 비대칭 SB NOR형 플래시 기억 소자의 드레인(14) 영역과 접하는 부근에서 높다. 이와 같은 현상은 드레인(14)에 형성된 금속 실리사이드, 예컨대 TiSi2로 인하여 기판(10)과 드레인(14) 사이에 페르미 준위의 평형을 위해 쇼트키 장벽이 형성되었기 때문이다.
이렇게 드레인(14) 부근의 붕소 농도가 높아짐에 따라 다음과 같이 열전자 효과가 향상되고, 전자가 플로팅 게이트(16)에 저장되는 속도가 증가한다.
도 7은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 열전자 전류를 비교한 그래프이고, 도 8은 비대칭 SB NOR형 플래시 기억 소자와 기존의 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 시간에 따른 플로팅 게이트(16)에 저장되는 전하량을 비교한 그래프이다.
도 7에 도시된 바와 같이, 본 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자는 드레인(14) 부근에서 붕소의 농도가 높아짐에 따라 기존의 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 열전자(Hot Electron; HE) 전류 효과가 현저히 증가하게 된다. 이는 비대칭 SB NOR형 플래시 기억 소자의 드레인(14) 부근 채널(19)의 농도가 높아 터널 산화막(15; SiO2)계면을 넘을 수 있는 열전자 에너지에 기존의 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 더 빨리 도달할 수 있었기 때문이다.
이렇게 열전자 효과가 증가함에 따라, 도 8에 도시된 바와 같이, 플로팅 게이트(16)에 같은 전하량(Q)를 저장하는데 걸리는 시간이 기존의 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자보다 본 실시예에서 제안하는 비대칭 SB NOR형 플래시 기억 소자가 더 빠르다. 이는 소자의 쓰기 시간을 줄일 수 있음을 의미한다.
도 9는 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 초기 상태('1') 문턱 전압(VT)과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프이다.
NOR형 플래시 기억 소자는 초기 상태에서의 플로팅 게이트(16) 안에 전자가 포획되어 있지 않은데. 이 상태를 상태 '1'로 정의한다.
도 9에 도시된 바와 같이, 플로팅 게이트(16)에 전자가 비어 있을 때('1') 소자의 문턱 전압(VT)은 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자 모두 1.5 내지 2V로 유사하다. 그러나, 문턱 전압(VT) 이상의 전압을 동일하게 가한 경우, 비대칭 SB NOR형 플래시 기억 소자에서의 열전자 효과가 높기 때문에 기존 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 현저히 높은 전류량(이를 "드레인 전류"라 함)을 나타낸다.
NOR형 플래시 기억 소자의 동작에 의하면, 데이터의 쓰기(program)는 드레인(14) 영역과 인접한 채널(19) 영역으로부터 플로팅 게이트(16)로 열전자가 주입되어 플로팅 게이트(16) 안에 전자가 포획됨으로써 이루어진다.
즉, 소스(12) 전극에서 드레인(14) 전극으로 이동하는 전자가 채널(19)의 포화 영역에서 강한 전계로 인해 가속되어 높은 운동 에너지를 갖게 되며(이를 "열전자"라고 함) 이 전자 중에서 일부가 산화막의 전위 장벽을 관통하여 플로팅 게이트(16)로 주입되는 것이다. 이처럼 플로팅 게이트(16)에 주입된 전자는 산화막의 전위 장벽에 의해 고립되고, 그 결과 플래시 기억 소자의 문턱 전압(VT) 상승으로 이어져 쓰기 동작이 이루어진다.
여기서, 열전자 주입방법(Hot Electron Injection)은 플래시 기억 소자의 컨트롤 게이트(18) 전극과 드레인(14) 영역에 고전압을 인가하여 드레인(14) 영역 부근에서 발생한 열전자(Hot Electron)를 터널 산화막(15)을 통하여 플로팅 게이트(16)로 주입하는 방식이다.
본 실시예에서, 쓰기 동작을 하기 위해서는 소스(12)를 접지시키고 드레인(14)(VG)에 3 ~ 6V, 쓰기 전압 6 ~ 11V를 컨트롤 게이트(18)(VG)와 기판(10; Vsub) 사이에 인가한다. 이 경우 소자의 기판(10)에 반전층에 생성된 전자들이 열전자 상태가 되어 터널 산화막(15; SiO2)층을 넘어 플로팅 게이트(16)층에 포획되게 된다. 이 상태를 상태 '0'으로 정의한다. 포획된 전자는 게이트 전극을 향해 내부 전계를 발생하게 된다.
도 10은 비대칭 SB NOR형 플래시 기억 소자와 기존 NOR형 플래시 기억 소자, 대칭 SB NOR형 플래시 기억 소자의 쓰기 후('0') 문턱 전압(VT) 과 문턱 전압(VT) 이상인 경우의 전류량을 비교한 그래프이다.
도 10을 참조하면, 플로팅 게이트(16)에 전자가 저장되어 있을 때('0'), 소자의 문턱 전압(VT)은 6 내지 6.5 V로 커지게 된다. 도 9의 경우와 마찬가지로, 문턱 전압(VT) 이상의 전압을 동일하게 가한 경우에는, 비대칭 SB NOR형 플래시 기억 소자가 기존 NOR형 플래시 기억 소자 및 대칭 SB NOR형 플래시 기억 소자에 비하여 현저히 높은 전류량을 나타낸다.
한편, 소거 동작을 하기 위해서는 소스(12)와 드레인(14)을 전기적으로 차단하고 소거 전압 예컨대, -14V를 컨트롤 게이트(VG: -10V) 와 기판(Vsub: 4V) 사이에 인가한다. 이 경우 플로팅 게이트(16)층에 포획되어 있는 전자들은 실리콘(Si) 기판(10)으로 터널링하게 된다. 따라서 소자는 다시 초기 상태 '1'로 환원되고 문턱 전압(VT)은 다시 도 9와 같이 1.5 내지 2V로 낮아진다.
구동 회로에서는 드레인(14) 전류의 유무를 판별하여 소자의 기억 상태를 읽어 낸다. 읽기 동작은 읽기 전압 3 ~ 5V를 컨트롤 게이트(18)와 기판(10) 사이에 인가하고, 소스(12) 영역(VS)에는 0V를 인가하여 이루어진다. 이 때 읽기 전압은 소자가 초기 상태('1') 인 경우의 문턱 전압(VT)과 쓰기 후('0') 문턱 전압(VT) 사이에 존재한다.
소자의 상태가 '1'일 경우 게이트에 읽기 전압을 인가하면 상태 '1'상태의 문턱 전압(VT)보다 크기 때문에, 드레인(14) 영역으로부터 소스(12) 영역으로 전류 경로(current path)가 형성되는데, 이 상태의 기억 소자를 "온(ON)" 되었다고 한다. 반면, 소자의 상태가 '0'일 경우 게이트에 읽기 전압을 인가하면 '0'상태의 문턱 전압(VT) 보다 작기 때문에, 드레인(14) 영역으로부터 소스(12) 영역으로 전류가 주입되는 것을 방지하게 되는데, 전류가 흐르지 않는 상태의 기억 "오프(OFF)" 되었다고 한다.
도 9 및 도 10에서 보듯이 플로팅 게이트(16)에 전자가 비어 있을 때('1')와 전자가 저장되어 있을 때('0')의 문턱 전압차(△VT)가 약 4V이므로 제안하는 소자는 멀티 레벨로 사용할 수 있으며, 이때의 문턱 전압(VT) 분포는 이하의 도 11에서 증명하고 있다.
도 11은 본 발명의 일 실시예에 따른 비대칭 SB NOR형 플래시 기억 소자를 멀티 레벨(multi-level; 2 비트)로 사용할 때 플로팅 게이트(16)에 충전된 전하량과 문턱 전압(VT) 분포를 나타낸 그래프이다.
멀티 레벨 동작을 하기 위해서는 터널 산화막(15)층을 넘어 플로팅 게이트(16) 층에 포획되는 전자량을 조절한다. 도 11을 참조하면, 데이터 비트가 2인 경우 준위는 '11', '10', '10', '00' 네 가지이다. 이러한 형태를 가지기 위해서, 쓰기 시간을 제어하여 플로팅 게이트(16)층에 포획되는 전자량을 조절하였다. 도 11에서 문턱 전압의 크기는 준위가 '11'인 경우 약 2V, '10'인 경우 약 4V, '10'인 경우 약 5V, '00'인 경우 약 6V이다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
이상에서 상술한 바와 같이 본 실시예에 따르면, 드레인에 금속 실리사이드화함으로써, 드레인에 비대칭 쇼트키 장벽을 형성한 NOR형 플래시 기억 소자를 제공할 수 있는 효과가 있다.
본 실시예와 같이, 드레인에 쇼트키 장벽을 사용하게 되면, 쇼트키 장벽 주위로 높은 도핑 농도가 유도되어 열전자 효과가 증가하게 되어 NOR 플래시 구조의 쓰기 속도를 향상시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 실시예와 같이, 드레인에 쇼트키 장벽을 사용하게 되면, 쇼트키 장벽 주위로 높은 도핑 농도가 유도되어 열전자 효과가 증가하게 되어 NOR 플래시 구조의 쓰기 속도를 향상시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (18)
- NOR형 플래시 기억 소자의 제조 방법에 있어서,반도체 기판에 불순물을 주입하여 소스 영역을 형성하는 단계;상기 반도체 기판 상에 소스 영역과 이격되며, 금속을 실리사이드화한 드레인 영역을 형성하는 단계; 및상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상부에 플로팅 게이트와 컨트롤 게이트를 순차적으로 형성하는 단계를 포함하되,상기 소스 영역과 상기 드레인 영역의 접합 깊이가 서로 다른 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자의 제조 방법.
- 제 1항에 있어서,상기 드레인 영역을 형성하는 단계는상기 반도체 기판 상에 금속막을 증착하는 단계; 및상기 증착된 금속막이 상기 반도체 기판과 반응하도록 열처리하는 단계로 이루어진 제조 방법.
- 제 2항에 있어서,상기 열처리는 600℃ 내지 650℃에서 이루어지는 것을 특징으로 하는 제조 방법.
- 제 1항에 있어서,상기 금속은 코발트, 텅스텐, 니켈, 팔라듐, 백금 및 티타늄으로 이루어진 군 중에서 적어도 하나를 선택하는 것을 특징으로 하는 제조 방법.
- 삭제
- 제 1항에 있어서,상기 불순물은 인, 비소, 붕소 및 BF2로 이루어진 군 중에서 적어도 하나를 선택하는 것을 특징으로 하는 제조 방법.
- 제 1항에 있어서,상기 플로팅 게이트 및 상기 컨트롤 게이트는 고농도로 도핑된 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 제조 방법.
- 제 1항에 있어서,상기 드레인 영역을 형성한 후, 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계를 더 포함하는 제조 방법.
- 제 1항에 있어서,상기 플로팅 게이트를 형성한 후, 상기 플로팅 게이트 상부에 게이트 산화막을 형성하는 단계를 더 포함하는 제조 방법.
- 제 8항 또는 제 9항에 있어서,상기 터널 산화막 및 상기 게이트 산화막은 실리콘 산화막, 티타늄 산화막 및 탄탈륨 산화막으로 이루어진 군 중에서 적어도 하나를 선택하는 것을 특징으로 하는 제조 방법.
- 반도체 기판 상에 형성된 소스 영역;상기 소스 영역과 이격되어 상기 반도체 기판 상에 형성되되, 금속으로 실리사이드화 된 드레인 영역;상기 반도체 기판 상에 터널 산화막을 게재하여 형성된 플로팅 게이트; 및상기 플로팅 게이트 상에 게이트 산화막을 게재하여 형성된 컨트롤 게이트를 포함하되,상기 소스 영역과 상기 드레인 영역의 접합 깊이가 서로 다른 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
- 제 11항에 있어서,상기 금속은 코발트, 텅스텐, 니켈, 팔라듐, 백금 및 티타늄으로 이루어진 군 중에서 적어도 하나를 선택하는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
- 제 11항에 있어서,상기 소스 영역과 상기 드레인 영역은 상기 반도체 기판 상에서 100nm 이하로 이격되어 배치되어 있는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
- 제 11항에 있어서,상기 금속으로 실리사이드화된 드레인 영역은상기 반도체 기판 상에 금속막을 증착하고, 상기 증착된 금속막이 상기 반도체 기판과 반응하도록 열처리함으로써 형성되는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
- 제 14항에 있어서,상기 열처리는 600℃ 내지 650℃에서 이루어지는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
- 삭제
- 제 11항에 있어서,상기 플로팅 게이트 및 상기 컨트롤 게이트는 고농도로 도핑된 다결정 실리콘 또는 비정질 실리콘인 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
- 제 11항에 있어서,상기 터널 산화막 및 상기 게이트 산화막은 실리콘 산화막, 티타늄 산화막 및 탄탈륨 산화막으로 이루어진 군 중에서 적어도 하나를 선택하는 것을 특징으로 하는 비대칭 쇼트키 장벽을 이용한 NOR형 플래시 기억 소자.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070025406A KR100849993B1 (ko) | 2007-03-15 | 2007-03-15 | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 |
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| KR1020070025406A KR100849993B1 (ko) | 2007-03-15 | 2007-03-15 | 비대칭 쇼트키 장벽을 이용한 ｎｏｒ형 플래시 기억 소자및 그 제조 방법 |
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| KR100849993B1 true KR100849993B1 (ko) | 2008-08-01 |
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