KR100762114B1 - 비휘발성 메모리, 제조 및 프로그래밍 방법 - Google Patents

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Abstract

비휘발성 메모리는 행들 및 열들(311-316; 331-336) 내의 셀들의 어레이를 포함하며, 각 열(311-316; 331-336)의 셀들은 각각 절연된 p-웰 영역(301,302,303) 내에 위치된다. 어레이(311,321,331; 316,326,336)의 행들 내의 후속 메모리 셀들의 제어 게이트들은 공통 워드라인들(3071,3072,3076)에 의해 전기적으로 결합된다. 비트라인들(3091,3092,3093)은 각각의 열들(311-316; 331-336) 내의 각 메모리 셀의 드레인 또는 소스 영역들을 전기적으로 결합시킨다. 어레이(311-316; 331-336)의 각 열 내의 소스 라인들(3051,3052,3053) 및 적어도 하나의 메모리 셀은 소스 라인 및 셀의 열에 대응하는 p-웰 영역(301,302,303)을 전기적으로 결합시킨다. 그러므로, 어레이(30)의 각 열은 절연된 웰 내에 위치된다.
메모리 셀, 어레이, 소스 라인, 워드라인, 메모리

Description

비휘발성 메모리, 제조 및 프로그래밍 방법{Non-volatile memory, method of manufacture and programming}
본 발명은 일반적으로 반도체 장치들에 관한 것으로, 특히, 비휘발성 메모리들 및 절연된 채널 프로그래밍(isolated channel programming) 및 어레이 동작(array operation)에 관한 것이다.
전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(electrically erasable programmable read only memory: EEPROM)와 같은, 종래의 메모리 어레이들은 복수의 개별적인 메모리 셀들을 포함한다. 메모리 셀들은 원하는 논리(logic) 또는 메모리 상태들을 위해 프로그램될 수 있다. 어레이를 프로그램하는데 있어, 각각의 셀은 높거나 낮은 전압(예컨대, 온(on) 또는 오프(off)) 상태를 가져야만 한다. 바람직한 고전압 상태는 전력 소모를 고려하여 제한되며, 물리적 한정들 및 재료들의 한정들에 의해 제한된다. 마찬가지로, 바람직한 저전압 상태는 고전압 상태와 달라야 하며, 타이트(tight)한 메모리 셀 분포들 내의 이웃한 셀들 사이에서 교차 누출(cross leakage)을 일으키지 말아야 하므로 제한된다. 낮은 상태들에 접근하기 위해 보다 높은 전압이 요구될수록, 보다 큰 전력이 메모리 셀들에 의해 소비된다.
삭제
종래에, 메모리 셀들은 어레이 내에 분포된다. 이러한 어레이의 간단한 예가 도 1에 도시되어 있다. 도 1의 예시적인 어레이는 9개의 개별 메모리 셀들만을 포함하는 반면, 통상적인 메모리 어레이는 더 많은 셀들을 포함한다. 그러므로, 도 1의 예시적인 어레이의 적은 수의 셀은 본 명세서에서 설명 및 논의를 위한 단순한 예로서 이해되어야 한다. 실제로, 본 명세서에서 설명되는 동일한 원리들은 아주 많은 메모리 셀들의 어레이를 포함하는 넓은 범위의 메모리 어레이에 적용될 수 있다.
도 1의 어레이는 개별적인 메모리 셀들 예컨대, 메모리 셀들(101-109)을 포함한다. 예컨대, 셀(101)과 같은 어레이의 각 셀은 그의 게이트에서 셀(101)에 접속되는 워드라인(W1)(121)과 같이, 그의 게이트에서 워드라인과 접속된다. 예컨대, 다른 셀들(102 및 103) 또한 워드라인(121)에 접속된다. 도 1에서 참조를 위해, 셀들(101, 102, 103)은 공통 "행(row)" 내의 어레이 내에 분포된다. 워드라인들((W1)121, (W2)122, (W3)123)과 같은 공통 워드라인들은 각각 셀들(101, 102, 103, 및 104, 105, 106, 및 107, 108, 109)과 같은 공통 행들 내의 셀들을 접속시킨다.
그 행의 각 셀의 드레인(drain)은 각각의 비트라인에 접속되고, 예컨대, 셀(101)의 드레인은 비트라인((B1) 131)에 접속된다. 동일한 비트라인(131)은 예컨대 어레이의 다른 셀들(104, 107)과 접속한다. 참조를 위해, 셀들(101, 104, 107)은 어레이의 공통 "열(column)" 내에 분포된다. 비트라인들(131, 132, 133)과 같은 공통 비트라인들은 각각 공통 열들 내의 101, 104, 107, 및 102, 105, 108, 및 103, 106, 109를 접속시킨다.
셀(101)의 소스는 소스 라인(125)에 접속된다. 이 소스 라인(125)은 또한 전체 어레이의 모든 다른 셀들(101-109)를 접속시킨다. 그러므로, 도 1에서, 병렬 워드라인들(121-123)의 각 워드라인들이 각각 어레이의 공통 행들 내에 분포되는 각 셀들(101-103, 104-106, 또는 107-109)의 게이트를 접속시키고, 반면에 병렬 비트라인들(131-133)의 각 워드라인들이 각각 어레이의 공통 열들 내에 분포되는 각 셀들(101, 104, 107, 또는 102, 105, 108, 또는 103, 106, 109)의 드레인을 접속시킨다는 것을 이해할 수 있다. 어레이의 모든 셀들(101-109)은 공통 웰, 예컨대 도 1의 p-웰(p-well)(100) 내에 위치된다. 이 배치에서, 각각의 소스 라인(125) 및 p-웰(100)은 어레이의 셀들(101-109) 각각에 대해 공통이다.
앞서의 셀들(101-109)의 어레이를 프로그래밍하는데 있어, 양의(positive) 전압이 선택된 메모리 셀 워드라인들 및 선택된 메모리 셀 비트라인들에 인가된다. 계속해서, 선택된 메모리 셀들은 핫 캐리어 주입(hot carrier injection: HCI)을 통해 프로그램되어 선택된 메모리 셀들의 임계 전압을 변경시킨다(예컨대, 그들의 부유 게이트들(floating gates)내에 저장된 전하량을 변경시킴). 임계 전압의 변경은 타겟 임계 전압이 어레이 내의 선택된 모든 메모리 셀들에 대해 달성되었는지의 여부를 검출하기 위해 프로그래밍 동안 주기적으로 감지된다.
앞서의 셀들(101-109)의 어레이를 소거하는데 있어, 전체 어레이는 각 워드라인에 음의 전압을, 소스 라인(125) 또는 공통 p-웰(100)에 양의 전압을 인가함으로써 소거된다. 이런 식으로, 어레이 내의 모든 메모리 셀들에 대한 부유 게이트들은 대응하여 동시에 낮은 임계 전압 상태로 충전될 것이다.
도 2를 참조하면, 플로트(plot)는 "오프" 또는 "온" 상태들에 대응하는 높은 임계 전압 상태 및 낮은 임계 전압 상태 하에서 어레이의 메로 셀들 101-109로 나타내어진 비트들 중에서 임계 전압을 보여준다. 각각의 높은 전압 상태 및 낮은 전압 상태는 실질적으로 각각 특정 타겟의 높은 전압 및 낮은 전압 근처의 전압 레벨들의 범위임을 알 수 있다. 도 2에 도시된 전압의 범위들은 p-웰(100)과 같은, 공통 웰을 모든 셀들이 공유하는 종래 어레이의 프로그래밍 시에 나타내지는 분포의 유형의 예이다. 도 2의 분포에서, 높은 임계 전압들은 예컨대 5 내지 6 전압들 사이의 비교적 협소한 분포에 집중되어 있다. 하지만, 임계 전압 분포는 0.5볼트 내지 2.5 볼트와 같은 낮은 임계 전압 상태에 대해 훨씬 더 넓을 것이다. 보다 낮은 임계 전압 상태에서 이 더 넓은 임계 전압 분포는 주로, 모든 비트 셀들이 위치되는 공통 p-웰의 결과와 동일한 시간에 모든 메모리 셀들이 소거되므로 인한 것이다. 처리 편차(process variation), 재료 결함들, 및 재료 특성들의 열화는 보다 높은 임계 상태와 비교하여 보다 낮은 임계 상태에서 이러한 보다 넓은 Vt 분포의 주요한 원인들이다. 광범위한 Vt 분포는 낮은 Vt 상태 비트 셀들의 판독 액세스의 성공을 보장하도록 판독 동작들 중에 높은 워드라인 전압을 필요로 한다.
제공된 문제들은 실질적인 전력이 낮은 임계 상태에 대한 판독 액세스의 달성을 보장하도록 보다 높은 워드라인 전압 요구에 의해 소비되는 것을 포함한다. 또한, 보다 높은 워드라인 전압을 달성하기 위해, 낮은 전압 전원으로부터의 승압(boost)이 원하는 워드라인 전압을 달성하기 위해서 요구될 수 있다. 원하는 워드라인 전압에 도달하기 위해서, 낮은 전압 전원으로부터의 승압은 통상 낮은 전력만이 사용되면 느린 승압으로 인해 상당양의 시간을 필요로 할 수 있다. 판독 액세스를 위해 요구되는 워드라인 전압을 줄이기 위해 보다 낮은 임계 전압 레벨들에서 셀 어레이들 중 전압 범위 분포들을 제어하는 것이 이롭다. 하지만, 보다 낮은 전압 범위 분포들을 제어하는 것은 어레이의 모든 셀들이 공통 p-웰 내에 위치될 때 이웃하는 셀들 중에서 교차 누출의 문제점들을 야기할 수 있다.
본 발명은 보다 낮은 임계 전압 분포들을 보다 협소한 범위로 제한하는 것을 제공하고 또한 보다 낮은 워드라인 전압을 이용함으로써 보다 빠르게 액세스를 소거하기 때문에 종래 기술에 대해 상당한 개선 및 이점을 갖는다.
본 발명은 예시적으로 설명된 것이며, 동일한 참조번호들이 동일한 요소들을 나타내는 첨부된 도면들에 제한되지 않는다.
도 1은 공통 p-웰로 구성되는 종래의 메모리 셀 어레이를 보여주는 도면.
도 2는 낮은 전압 임계 레벨 및 높은 전압 임계 레벨에서 어레이의 메모리 셀들의 게이트 전극들의 전압 분포들을 보여주는 도면.
도 3은 본 발명의 실시예들에 따른, 어레이의 메모리 셀들 및 개별 비트라인들에 대한 절연된 p-웰들을 보여주는 도면.
도 4는 도 3의 어레이의 절연된 p-웰의 길이를 따라, 반도체 장치의 단면도를 보여주는 도면.
도 5는 도 3의 각각의 이웃하는 절연된 p-웰들의 인접 셀들을 가로지르는 반도체 장치의 단면도를 보여주는 도면.
도 6은 이웃하는 절연된 p-웰들에 대한 트렌치(trench) 형성을 보여주는, 도 5의 방향(orientation)을 갖는 반도체 장치 워크 피스(work piece)의 단면을 보여주는 도면.
도 7은 도 6의 장치에 대한, p-웰 및 깊은(deep) n-웰 절연 주입(n-well isolation implantation)을 보여주는 도면.
도 8은 도 7의 장치에 대한, 게이트 옥사이드 형성(gate oxide formation) 및 폴리 적층(poly deposition) 및 패터닝(pattering)에 이어지는, n-웰 내의 p-웰의 확산 및 깊은 n-웰 절연을 보여주는 도면.
도 9는 도8의 장치에 대한, 옥사이드 나이트라이드 옥사이드(oxide nitride oxide: ONO)층 및 폴리2 적층에 이어지는, 에칭 후에 남아있는 폴리1을 보여주는 도면.
도 10a 내지 도 10e는 다양한 스텝 전압들에서 메모리 셀들에 대한 대표적인 게이트 전압 분포들로, 어레이를 소거하고 프로그래밍하는데 있어 절연된 p-웰들에 대해 예시적인 전압 스테핑(stepping)을 보여주는 도면.
도 11은 절연된 p-웰 장치를 가지며 비접촉 소스(contactless source)를 포함하는 반도체 장치의 대안의 실시예의 단면을 보여주는 도면.
당업자들은 도면들 내의 요소들이 간이화 및 명료화를 위해 예시된 것이며, 축척에 따라 그려질 필요가 없음을 이해할 것이다. 예를 들면, 도면들 내 일부 요소들의 치수들은 본 발명의 실시예들을 이해를 돕기 위해 서로에 대해 과장될 수 있다.
상세한 설명
본 발명의 일 실시예에 따라, 전기-소거 가능한 프로그램 가능 읽기 전용 메모리(EEPROM) 어레이와 같은 비휘발성 메모리(non-volatile memory: NVM)는 어레이 내의 선택된 메모리 셀들에 대한 프로그램된 임계 전압 분포를 줄이기 위해 개별 p-웰 영역들 내에 형성되는 메모리 셀들의 열들(columns)을 포함한다. 예를 들면, 공통 비트라인을 공유하는 복수의 메모리 셀들은 p-웰 영역과 같은 웰 영역 내에서 형성된다. 일 실시예에서, 각각 절연된 p-웰은 어레이 내의 메모리 셀들의 열을 형성한다. p-웰들은 얇은 트렌치 절연(shallow trench isolation: STI) 구조들을 이용하여 서로 전기적으로 절연된다. 개별 p-웰 영역들 내에서 형성되는 메모리 셀들은 공통 비트라인 및 공통 소스 라인을 공유한다. 개별 p-웰들에 메모리 어레이를 절연시켜, 어레이 내의 메모리 셀들이 보다 타이트(tight)한 임계 전압 분포 내에서 프로그램도록 함으로써 개선된 프로그램 제어를 제공한다.
도 3을 참조하면, 메모리 셀 어레이(30)는 메모리 셀들(311-316, 321-326, 및 331-336)을 포함한다. 메모리 셀 어레이(30)는 예로서 의도된 것으로, 어레이가 도시된 것들보다 많거나 또는 작은 개개의 메모리 셀들을 포함할 수 있으며, 그 셀들이 공통 행들(rows), 공통 열들, 또는 다른 상대적인 위치의 임의의 광범위한 배치들로 분포될 수 있다. 어레이에서, 메모리 셀들 311-316은 제 1 열을 형성하고, 메모리 셀들(321-326)은 제 2 열을 형성하고, 메모리 셀들(331-336)은 제 3 형을 형성한다.
각 열의 메모리 셀들은 공통 비트라인에 의해 그들의 각 드레인들(또는 드레인 영역들)에 접속되며, 예컨대, 메모리 셀들(311-316)은 비트라인(3091)에 의해 접속되고, 메모리 셀들(321-326)은 비트라인(3092)에 의해 접속되고, 메모리 셀들(331-336)은 비트라인(3093)에 의해 접속된다.
메모리 셀들(311, 321, 331)과 같은, 인접한 열들 내의 대응하는 셀들은 공통 워드라인에 의해 그의 제어 게이트에서 각각 접속되며, 예컨대, 워드라인(3071)은 메모리 셀들(311, 321, 331) 각각의 제어 게이트를 접속시키고, 워드라인(3072)는 메모리 셀들(312, 322, 332) 각각의 제어 게이트를 접속시키고, 워드라인(3073)은 메모리 셀들(313, 323, 333) 각각의 제어 게이트를 접속시키고, 워드라인(3074)는 메모리 셀들(314, 324, 334) 각각의 제어 게이트를 접속시키고, 워드라인(3075)는 메모리 셀들(315, 325, 335) 각각의 제어 게이트를 접속시키고, 워드라인(3076)은 메모리 셀들(316, 326, 336) 각각의 제어 게이트를 접속시킨다. 일 실시예에 따라, 메모리 셀들의 각 열은, 예컨대 메모리 셀들(311-316)은 p-웰(301)과 같은 공통 웰 내에 위치된다. 메모리 셀들(321-326)은 p-웰(302) 내에 위치되고, 메모리 셀들(331-336)은 p-웰(303) 내에 위치된다. 메모리 셀들의 각 열은 얇은 트렌치 절연 구조(도 3에 도시되지 않음)를 통해 메모리 셀들의 이웃하는 열들로부터 전기적으로 절연된다.
소스 라인은 제 1 열의 셀들(311-316)이 소스 라인(3051)에 접속되는 것과 같이 각 열의 메모리 셀들 각각의 소스 영역들에 전기적으로 결합한다. 일 실시예에 따라, 소스 라인(3051) 및 p-웰 영역 301은 전기적 타이들(ties)(또는 스트랩들(straps)) (3011 및 3012)로 나타내진 것과 같은, 등가의 전압을 갖도록 전기적으로 결합된다. 어레이(30)의 다른 절연된 p-웰들(302, 303)은 각각 셀들(321-326 또는 331-336)의 열들을 포함하고, 메모리 세들(321-326 또는 331-336)에 대한 소스 영역들은 소스 라인들(3052 또는 3053)에 전기적으로 결합된다. 접속들(3021, 3022, 및 3031, 3032)는 각각 한편으로는, 소스 라인(3052) 및 p-웰(302)을, 그리고 한편으로는, 소스 라인(3053) 및 p-웰(303)을 등가의 전압들로 전기적으로 결합시킨다. 소스 라인(3051)과 p-웰(301)의 접속이 예컨대, 메모리 셀들(312-315)의 시퀀스의 한 측(side) 상의 접속들(3011, 3012)에서 매 4개의 셀들을 발생시키는 것으로서 도 3에 나타내져 있지만, 접속들 간에 이러한 시퀀스 및 다수의 메모리 셀들이 각각 접속들(3011과 3012, 3021과 3022, 그리고 3031과 3032) 사이에 있을 수 있다. 예를 들면, 접속들이 매 16개의 셀들, 32개의 셀들, 64개의 셀들 사이의 요구에 따라, 또는 그렇지 않으면, 어레이, 그것의 구성 및 원하는 배치에 의존하여 생길 수 있다.
3011과 3012와 같은, 스트랩들에 의해 제공되는 접속들은 판독 및 기록 동작들 중에 p-웰 전위가 안정하게 남아있는 것을 보장하기 위해 도움이 된다. 통상, p-웰의 깊이는 얇은 트렌치 절연 구조들의 깊이를 초과하지 않는다. 그러므로, p-웰 영역들의 시트 저항(sheet resistance)은 통상 얇은 트렌치 절연 구조들의 깊이가 감소함에 따라 증가한다. 이것은 임의의 누출 전류가 p-웰 내에 존재하면 p-웰의 전위의 불안정성을 야기시킬 수 있다. 불안정한 p-웰 전위는 대응하여 원하지 않은 임계 전압 불안정성을 일으킬 수 있다. 그러므로, 3011과 3012와 같은, 스트랩들은 소스 라인(및 p-웰)에 인가되는 전위가 p-웰 영역에 걸쳐 동일하게 분포되는 것을 보장하도록 도와줌으로, p-웰 내의 메모리 셀들의 임계 전압 안정성을 개선한다.
도 4를 참조하면, 도 3의 어레이를 포함하는 반도체 장치 단면은 깊은 n-웰(401) 내에 형성되는 p-웰(301)을 포함한다. 메모리 셀 소스 영역들 및 드레인 영역들은 각각 도전 플러그들(conductive plugs: 402)을 통해 소스 라인(3051) 및 비트라인(3091)과 접속된다. 소스 영역들은 확산 영역들(3112, 3122, 및 3132, 3141, 및 3152, 3162)를 포함한다. 드레인 영역들은 확산 영역들(3111과 3121, 3131과 3141, 3151과 3161)을 포함한다. p-웰 스트랩들에 대한 소스는 p 도프된 영역들(3011과 3012)을 포함한다. 일 실시예에 따라, 선택된 소스 영역들은 선택된 영역들(3112, 3122, 3152, 및 3162) 및 실리사이드(silicide)된 영역들(32)로 도시된 것과 같은 p-웰 스트랩들 3011 및 3012 위에 놓이는 반도체 기판 부분들을 실리사이드함으로써 p-웰 스트랩들에 대해 전기적으로 쇼트(short)된다. 대안의 실시예에서, p-웰 영역 301은 그것들이 p-웰 영역에 대해 바로 쇼트한다는 점에서 선택된 소스 영역들을 실리사이드함으로써, 또는 대안으로는, 도전 플러그가 선택적인 소스 영역 및 p-웰 영역을 전기적으로 쇼트한다는 점에서 선택된 소스 영역의 도전 플러그에 대한 접촉 오프닝(contact opening)을 오버에칭(overetching)함으로써 선택된 소스 영역들에 전기적으로 결속될 수 있다.
도 4에 도시된 바와 같이, 각각의 소스 및 드레인 영역들은 메모리 셀들의 311, 312, 313,, 314, 315, 316의 채널 영역들로써 분리된다. 일 실시예에 따라, 메모리 셀들은 채널 영역 위의 터널 옥사이드(tunnel oxide), 부유 게이트 전극 위의 제어 게이트 유전체(control gate dielectric), 및 제어 게이트 유전체 위의 제어 게이트 전극을 포함한다.
도전 플러그들(402) 및 상호접속들(interconnect)(도시되지 않음)은 드레인 영역들의 경우에 비트라인(3091) 또는 소스 영역들의 경우에 소스 라인(3051)로부터 전기 신호들로 각각의 소스 및 드레인 영역들을 접속시킨다. 비트라인(3091) 및 소스 라인(3051)이 도 4에 전기 배선으로서 개략적으로 나타내져 있지만, 적합한 반도체 상호접속들이 각각의 비트라인(3091) 및 소스 라인(3051)을 형성하기 위해 반도체 장치의 동일한 또는 다른 레벨들에서 이뤄지고, 전기 배선들을 갖는 예는 단순히 설명을 위해 그리고 접속들 및 배치의 전기 도전 효과를 이해하기 위해 의도된 것임을 이해해야 한다.
도 5를 참조하면, 도 3의 어레이(30)의 전기적인 구성을 갖는 도 4의 반도체 장치는 구분선(305)을 따라 실질적으로 인접한 p-웰들(301 및 302)을 가로질러 취해진 단면으로 도시되어 있다. 일 실시예에 따라, 깊은 n-웰 영역(401)은 반도체 장치 기판 내에 형성되고, 메모리 셀들의 어레이를 형성하기 위해 사용된 p-웰들의 열들은 깊은 p-웰 영역 내에 배치된다. 도 5의 교차부(cross section)에 도시된 바와 같이, 얇은 트렌치 절연 구조들(501) 및 깊은 n-웰 영역(401)은 p-웰 영역들(301, 302)을 전기적으로 절연시킨다. 메모리 셀들(311,321)은 각각 p-웰 영역들(301, 302) 위에 놓인다. 메모리 셀들(311,321)은 터널 옥사이드(502), 부유 게이트 전극들(503,504), 제어 게이트 유전체층(505) 및 도 3의 워드라인 부분들로부터 형성된 제어 게이트들을 포함한다. 또한, 워드라인 3071은 메모리 셀들(311,321)을 상호접속시킨다.
도 5의 단면으로부터 명백한 바와 같이, p-웰(301)은 p-웰(302)로부터 절연된다. 이 절연으로 인해, p-웰(301)과 관련되는 메모리 셀들의 바이어싱 전위들(biasing potentials)은 p-웰(302)과 관련되는 메모리 셀들의 바이어싱 전위들과 동일할 필요는 없으며 그와 독립적일 수 있다. 달리 말해서, 각각의 개별 p-웰 열은 어레이(30)의 다른 p-웰 열들로부터 전기적으로 절연된다. 이하에서 더 상세히 설명되는 바와 같이, 이들 절연된 p-웰들은 낮고 높은 임계 전압 레벨들에서, 임계 전압들의 보다 협소한 분포를 달성하도록 하는 방식으로 어레이 프로그래밍을 가능하게 한다. 또한, 절연된 p-웰들은 이하에서 더 상세히 설명되는 이웃하는 셀들 중에서 교차 누출(cross-over leakage)의 가능성들을 줄이는 것을 포함한 다른 이점들을 제공한다.
도 6-9를 참조하여, 도 5의 반도체 장치의 형성과 관련된 단계들이 더 상세히 설명된다. 반도체 장치 기판(601)이 도 6에 도시된다. 반도체 장치 기판(601)은 단결정 반도체 웨이퍼, 절연체 상의 반도체(semiconductor on insulator: SOI) 기판, 또는 반도체 장치들을 형성하는데 사용하기 적합한 임의의 다른 기판일 수 있다. 하나의 특정 실시예에서, 반도체 장치 기판은 실리콘 기판이다. 절연 기판들(501)은 반도체 장치 기판(601) 내에 형성된다. 하나의 특정 실시예에서, 절연 기판(501)은 얇은 트렌치 절연 구조들이다. 대안으로, 절연 구조들(501)은 실리콘의 로컬 옥시데이션(local oxidation of silicon: LOCOS) 구조들 또는 당업자가 알고 있는 바와 같은 다른 구조들을 포함할 수 있다. 얇은 트렌치 절연 구조들(501)은 실질적으로 기판(601) 내에서 형성되는 p-웰 영역들을 절연시킨다. 일 실시예에서, 얇은 트렌치 절연 구조들은 대략 0.35 내지 0.65 미크론(microns) 범위에 있는 깊이, 또는 깊거나 대안으로는, 본 출원에 적당한 파라미터들 및 이러한 다른 길이를 갖는다.
도 7을 참조하면, 얇은 트렌치 절연 구조들(501)의 형성 후에, 기판(601) 내에서 도프된 영역들(701,702)을 형성하기 위해 p-웰 주입(implant)이 행해진다. 일 실시예에 따라, 기판(601)에는 도프된 영역들(701,702)을 형성하기 위해 보론(boron)이나 다른 p형 도펀트들(dopants)이 주입된다. p 도핑된 영역들(701,702)을 형성한 후, 기판(601)에는 깊은 n 도핑된 영역(703)을 형성하기 위해 인(phosphorus)이나 다른 n형 도펀트들이 다시 주입된다. 본원 기술분야의 당업자는 깊이 도핑된 영역(703)을 형성하기 위해 사용된 주입 에너지가 도핑된 영역들(701,702)을 형성하는데 사용된 주입 에너지에 비해 높다는 것을 알고 있다.
p형 도핑된 영역들(701,702) 및 깊은 n형 도핑된 영역(703)을 형성한 후, 터널 옥사이드(502)가 도 8에 도시된 바와 같이 기판 표면 위에 형성된다. (이 문맥(context)에서 사용될 때, "기판 표면"은 논의 중인 반도체 장치 기판 상에서 제조되는 모든 층들뿐만 아니라 반도체 장치 기판을 포함한다 것에 유의. 그러므로, 기판 표면은 여기에 형성되는 모든 기판들을 포함하는, 기판의 제공된 가장 위 표면임). 일 실시예에 따라, 터널 옥사이드는 열적으로(thermally) 성장한 실리콘 다이옥사이드(silicon dioxide) 층이다, 대안으로, 터널 옥사이드는 높은 유전 상수 재료, 또는 열적으로 성장한 실리콘 다이옥사이드와 높은 유전 상수 재료들의 조합을 포함할 수 있다(설명을 위해서, 높은 유전 상수(high-k) 재료는 실리콘 다이옥사이드보다 큰 유전 상수를 갖는 재료임).
일 실시예에 따라, 그후에 반도체 기판은 기판(601)(즉, p형 영역들(701,702)과 깊은 n형 영역(703)) 내의 도펀트들을 확산시키고 활성시키기 위해 종래의 어닐링 처리들을 이용하여 어닐링되어, 도 8에 도시된 바와 같이 p-웰 영역들(301,302)과 깊은 p-웰 영역(401)을 형성한다. 제 1 도전층(801)은 그후에 기판 표면 위에 형성된다. 일 실시예에 따라, 제 1 도전층(801)은 폴리실리콘 층이다. 그후에, 저항층이 도 8에 도시된 바와 같이 제 1 도전층(801) 위에 놓여 적층되고 패터닝된다. 그후에, 제 1 도전층(801) 및 위에 놓이는 터널 옥사이드층(502)이 도 9에 도시된 바와 같이 부유 게이트들(503,504)을 형성하기 위해 에칭된다.
이하, 도 9를 참조하면, 부유 게이트 전극들(503,504)을 형성한 후, 제어 게이트 유전체층(505)이 부유 게이트 전극들(503,504) 위에 놓여 형성된다. 일 실시예에 따라, 제어 게이트 유전체층(505)은 대략 10-15나노미터(㎚)의 등가의 옥사이드 두께(equivalent oxide thickness: EOT)를 갖는 옥사이드-나이트라이드-옥사이드(ONO)층이다. 그후에, 제 2 도전층이 또한 메모리 셀들(311,321)에 대한 제어 게이트들을 형성하는 워드라인을 형성하기 위해 요구되는 바와 따라 적층되고, 패터닝되고, 에칭된다. 일 실시예에 따라, 제 2 도전층은 폴리실리콘 층이다. 워드라인(3071)은 공통적으로 메모리 셀들(311,321)을 접속시킨다(또한 도 3에 도시된 바와 같음). 워드라인(3071) 및 다른 워드라인(도시되지 않음)이 형성된 후, 소스 가스(source gas)와 같은 TEOS(tetraethoxysilance)을 사용하여 형성되는 CVD(chemically vapor deposition) 실리콘 옥사이드 또는 다른 유사한 재료와 같은 인터레벨 유전체(interlevel dielectric: ILD)층(901)이 기판 표면 위에 적층된다. 도 9에 도시되지는 않았지만, 반도체 장치를 형성하는 후속 단계들은 어레이의 다른 요소들에 대한 접촉들 및 상호접촉들을 형성하는 것을 포함한다.
대안의 실시예에서, 메모리 셀들의 피쳐(feature) 크기들을 축척하기 위한 공정이 지속되므로, 도 5-9에 대해서 개시된 깊은 n-웰 배치의 어레이는 너무 크게 될 수 있으며, 고전압 기록 및 소거 동작들에 대한 충전/방전 시간이 느려지게 된다. 이를 해소하기 위해서, 본 발명자들은 깊은 트렌치 구조가 얇은 트렌치 절연(shallow trench isolation)으로 교체될 수 있어, 각각의 열이 p-웰 및 n-웰 양자 모두에 대해서 충분히 절연된다는 것이 이해하였다. 이는 각각의 개별 비트라인에 대해 p형 기판에 대한 n-웰의 접합 용량을 이롭게 줄일 수 있고, 차례로 기록/판독 동작들에 대한 충전/방전 시간을 줄일 수 있다. 또한, p-웰 깊이는 트렌치 절연 구조들의 깊이를 증가시킴으로써 증가될 수 있다. p-웰 깊이를 증가시키는 것은 여러 가지 이점들을 가질 수 있다. 첫째, 이것은 p-웰 시트 전항을 줄이며, p-웰의 전위(앞에서 논의된 바와 같음)의 불안정성을 줄이는데 도움이 된다. 둘째, 이것은 보다 깊은 트렌치 절연 구조들이 인접한 비트라인들 사이의 누출 경로를 줄일 수 있으므로 p-웰 내의 보론 도핑 프로파일(profile)을 제어하는 요구를 줄임으로써 반도체 장치의 제조성을 향상시킨다. 셋째, 보다 깊은 p-웰들/트렌치 절연 구조들은 부가적으로 n+(소스 및 드레임)/p-웰/n-웰 기생 트랜지스터들(parasitic transistors)의 바이폴라 작용(bipolar action)줄인다. 도 9의 점선들(902)은 이 깊은 트렌치의 예를 가리킨다. 도 9에 도시된 바와 같이, 이 깊은 트렌치 절연 구조의 깊이는 깊은 n-웰 영역(401)의 깊이를 넘어 연장된다. 바람직하게는, 깊은 트렌치 절연 구조는 대략 0.6-1.1 미크론의 범위 내의 깊이를 갖는다. 더 바람직하게는, 깊은 트렌치 절연 구조는 대략 0.8-1.0미크론의 범위 내의 깊이를 갖는다.
도 10 a-e를 참조하면, 절연된 p-웰 배치를 갖는 메모리 셀 어레이를 프로그래밍하는 실시예가 개시된다. 도 10a-e 각각은 왼쪽에, 도 3의 3개의 메모리 셀들(311,321,331) 및 도 3의 메모리 어레이(30)의 단순화된 개략도를 포함하는 어레이(30)에서의 메모리 셀들에 대한 임계 전압(VT) 대 비트들의 수를 보여주는 X-Y 플로트를 포함하고, 오른쪽에, 메모리 셀들을 프로그래밍하기 위해 사용되는 대표적인 바이어싱 전위들을 보여준다. 총괄하여 도 10 a-e는 어떻게 본 발명의 실시예들(즉, 메모리 어레이 내의 형들을 형성하기 위해서 절연된 p-웰들을 사용)이 종래의 메모리 어레이들에 비하여 보다 타이트한 VT 분포를 갖는 낮은 임계 전압 상태에 대해 어레이 내의 메모리 셀들을 프로그래밍하기 위해 사용될 수 있음을 보여준다. 3개의 메모리 셀들(311,321,331)에 대한 프로그래밍, 어레이(30) 내의 남아있는 메모리 셀들, 및 특정 바이어싱 전위들은 예시적인 목적이며 비제한적인 것으로 의도된다. 본원 기술분야의 당업자는 어레이 내에서 임의의 수의 메모리 셀들이 프로그램될 수 있으며 다른 바이어싱 전위들이 메모리 셀들을 프로그래밍하는데 사용될 수 있음을 이해한다.
일 실시예에 따라, 높은 임계 전압 상태에서 낮은 임계 전압 상태로 메모리 셀의 임계 전압을 변경하여 메모리 셀들을 프로그래밍한다. 높고 낮은 임계 전압 상태 각각은 그들 각각의 임계 전압 타겟(threshold voltage target)을 구성하는 범위를 갖는다. 예를 들면, 본 명세서에서 설명되는 실시예에서, 높은 임계 전압 타겟은 약 4.0볼트 내지 약 5.0볼트의 범위 내에 있으며, 낮은 임계 전압 타겟은 약 1.0볼트 내지 1.5볼트의 범위 내에 있으며, 판독 전압 레벨은 약 3.3볼트이다. 본 명세서에서 설명되는 실시예들을 이용하는 낮은 임계 전압 타겟은 종래 메모리 어레이들로 앞서 얻을 수 있는 것보다 더 타이트하다는 것을 알 수 있다. 절연된 p-웰들은 p-웰들 각각의 메모리 셀들의 개별 바이어싱을 가능하게 한다. 메모리 셀들을 개별적으로 바이어스하기 위한 능력은 원하는 메모리 셀에 대해 원하는 임계 전압이 얻어진 후에 특정 p-웰들 내의 메모리 셀들을 선택해제하기 위한 능력을 제공함으로써 원하는 임계 전압 범위 내에서 메모리 셀들을 정확하게 프로그래밍하기 위한 능력을 향상시킨다.
도 10a를 참조하면, X-Y 플로트는 높은 임계 전압 상태로 소거될 때 도 2의 메모리 셀들에 대한 임계 전압 분포를 보여준다. 부가적으로, 도 3의 메모리 어레이(30)의 단순화된 개략도가 X-Y 플로트에 인접하여 제공된다. 단순화된 개략도는 비트라인들(3091,3092,3093), 소스 라인들(3051,3052,3053), 및 워드라인들(3071-3076)에 인가된 각각의 전압들을 나타낸다. 절연된 p-웰들(301,302,303)(도 3에 도시됨)은 접속들(3011,3013 및 3031, 3022 및 3031,3032)의 결과로서 각각의 소스 라인(3051,3052,3053)과 같은 전위에서 바이어스된다. 일 실시예에 따라, 도 10a에 도시된 바와 같이, 어레이 내의 메모리 셀들을 프로그래밍 전에, 그것들은 예컨대 비트라인들(3091,3092,3093) 및 소스 라인들(3051,3052,3053) 각각에 -8볼트의 전압을 인가하고, 어레이의 워드라인들(3071,3072,3073,3074,3075,3076) 각각에 대해 10볼트의 전압을 인가함으로써 포울러-노드헤임(Fowler-Nordheim) 터널링을 통해 소거된다. 이 바이어싱 동작의 결과는 대략 4.0-5.0볼트 사이의 전압에 대해 높은 임계 전압 상태로 어레이 내의 메모리 셀들을 소거한다. 임계 전압 분포는 곡선(1001)으로써 주어진다. 도 10a에 도시된 바와 같이, 메모리 셀들(311,321,331)의 소거된 임계 전압은 곡선(1001)의 분포 내로 떨어진다.
도 10b-e를 참조하면, 높은 임계 전압 상태로 메모리 셀들을 소거한 후, 하나의 특정 실시예에 따라, 메모리 셀들(311,321)은 낮은 임계 전압 상태에 대해 스텝된 방식(stepped manner)으로 프로그램된다. 본원 기술분야의 당업자는 이하에서 설명되는 바와 같이 메모리 셀들(311,321)에 대한 특정 프로그래밍 시퀀스가 요구되는 특정 임계 전압 상태에 따라 어레이의 메모리 셀들에 대해 변할 수 있다는 것을 이해한다. 도 10a-e의 예에서, 어레이 내의 메모리 셀들에 대한 타겟 임계 전압 상태들은 각각 온(on) 또는 프로그램되고(즉, 낮은 전압 임계 상태), 오프(off) 또는 소거된다(즉, 높은 전압 임계 상태).
도 10b에 도시된 단순화된 개략도를 참조하면, 도 10a에 도시된 바와 같이 어레이 내의 메모리 셀들을 소거한 후, 워드라인(3071)은 대략 -10V에서 바이어스되고, 비트라인들(3091,3092)과 소스 라인들(3051,3052)은 대략 +4볼트에서 대략 +8볼트 쪽으로, 예컨대 메모리 셀들(311,321)의 부유 게이트로부터 전하를 제거하기 위해서 대략 +4볼트 내지 +5볼트에서 0.2볼트 증분으로, 증가하며 바이어스되어, 메모리 셀들(311,321)의 임계 전압을 줄인다. 워드라인들(3072-3076), 비트라인(3093) 및 소스 라인(3053)은 모두 대략 0 볼트에서 바이어스되어, 어레이 내의 모든 다른 메모리 셀들(메모리 셀(331)을 포함)이 높은 임계 전압 상태에서 소거된다. 도 10b의 X-Y 플로트에 도시된 바와 같이, 메모리 셀들(311,321)의 임계 전압은 분포(1001) 내에서부터 타겟 프로그램된 VT 범위(Target Programmed VT Range) 쪽으로 시프팅(shifting)하고, 메모리 셀(331)의 임계 점안은 분포(1001)에서 충전되지 않은 상태로 있게 된다.
도 10c를 참조하면, 비트라인들(3091,3092)의 바이어스 전압들 및 소스 라인들(3051,3052)은 예컨대 대략 +5볼트에서 +6볼트로 0.2볼트의 증분으로 다시 증가하고, 워드라인(3071) 상에서 -10볼트의 바이어스 전위를 유지한다. 이것은 도 10b와 10c 사이의 X-Y 플로트들 상에서 그것들의 위치들의 상대적인 변경으로써 나타내어진 것과 같이 메모리 셀들(311,321)의 임계 전압을 계속 줄인다. 워드라인들(3072-3076), 비트라인(3093), 및 소스 라인(3053) 모두는 대략 0 볼트에서 계속 바이어스되고, 계속해서, 메모리 셀(331)을 포함하는 어레이 내의 다른 메모리 셀들의 부유 게이트들은 높은 임계 전압 상태(즉, 소거됨)로 남게 된다. 예컨대 도 10c의 X-Y 플로트에 도시된 바와 같이, 바이어싱 동작의 결과로서, 메모리 셀(311)의 임계 전압은 타겟 프로그램된 VT 범위 내로 감소되고, 메모리 셀(321)의 임계 전압은 타겟 프로그램된 VT 범위 내는 아니지만 그것에 가까운 값으로 감소된다.
도 10d를 참조하면, 메모리 셀(311)의 임계 전압이 타겟 프로그램된 VT 범위 내로 감소된 후, 비트라인(3091) 및 소스 라인(3051)(그리고 p-웰 스트랩들(3011,3012)에 대한 소스 라인의 결과로서 소스 라인(3051)과 관련되는 도 3에 도시된 절연된 각각의 p-웰(301))의 바이어스 전압들은 0볼트로 감소된다. 이것은 추가적인 변경없이 원하는 낮은 VT 범위 내에서 셀(311)의 VT 상태를 유지한다. 메모리 셀(311)과 관련되는 p-웰(301)이 어레이 내의 다른 p-웰들(예컨대, 도 3에 도시된 302,303)로부터 절연되므로, 비트라인(3091), 소스 라인(3051), 및 p-웰(301)에 대한 바이어스 전압의 변경은 메모리 셀(311)에 대한 임계 전압 시프트를 효과적으로 정지시키고, 타겟 프로그램된 VT 범위 내에서 메모리 셀(311)의 임계 전압을 유지한다. 이것은 이 예에서 인접한 p-웰(도 3에 도시된 p-웰(301))에 인접하는 메모리 셀(321)에서와 같은, 어레이 내의 다른 p-웰들과 관련되는 다른 메모리 셀들을 프로그램하기 위한 능력에 영향을 미치지 않고 달성된다.
도 10e를 참조하면, 비트라인(3092) 및 소스 라인(3052)에 인가되는 바이어스 전압은 메모리 셀들(321)의 임계 전압이 도 10e에 도시된 바와 같이 타겟 프로그램된 VT 범위 내로 감소될 때까지 워드라인(3071) 상에 -10볼트 바이어스 전위를 유지하는 동안에, 대략 +6볼트 내지 +7볼트에서, 0.2볼트 증분으로, 계속 증가한다. 본 명세서에서 설명되는 실시예들에 따른 각각의 셀들(311,321,331)의 절연된 웰들로 인해, 각각의 절연된 웰 내의 셀들이 다른 이웃하는 절연된 웰들 내의 셀들의 임계 전압 상태에 영향을 미치지 않고 적당한 임계 전압 상태로 프로그램될 수 있음을 이해할 수 있다. 도 10e에 도시된 X-Y 플로트는 타겟 프로그램된 VT 범위 내에서의 메모리 셀들(311,321)의 임계 전압들, 및 어레이 내의 다른 메모리 셀들과 함께 높은 임계 전압 분포의 범위 내에서의 메모리 셀(331)의 임계 전압을 보여준다. 도 3의 어레이의 메모리 셀들을 프로그래밍하는 앞의 예가 구체적으로 설명되었지만, 본원 기술분야의 당업자는 다른 단계들, 바이어스 전압 범위들, 공정들 등이 어레이 및 다른 어레이들 및 장치들에 이용될 수 있으며, 다양한 셀들을 위해 절연된 웰 영역들 또는 어레이 또는 다른 장치의 위치들의 개념과 전혀 모순없이 이용될 수 있음을 이해한다.
본 발명은 종래 기술 이상의 여러 가지 이점들을 갖는다. 본 발명은 낮은 전압/낮은 전력 및 높은 성능 응용들에 대해 타이트한 VT 분포를 달성하기 위해서 채널 포울러-노드헤임 터널링을 위한 각각의 열 채널 전압(column channel voltage)을 독립적으로 바이어싱함으로써 메모리 어레이를 동작시키는 어레이 아키텍쳐들에 사용될 수 있다. 비트셀들의 채널 영역을 통해 프로그램 및/소거하기 위해 포울러-노드헤임 터널링을 사용함으로써, 종래 기술에 의해 사용되는 높은 구동 전류(즉, 핫 전자 주입(hot electron injection) 및 밴드-밴드(band-to-band) 터널링 전류(즉, 소스/드레인 에지(edge) 프로그램/소거)가 회피될 수 있다. 채널 길이는 높은 Vds 상태들 및 깊은 주입 없이 축소될 수 있다. 또한, 높은 임계 전압 상태로 소거하고, 낮은 임계 전압 상태를 검증하도록 프로그래밍하여, 낮은 VT 상태로 완전 소거(over-erase)하므로, 고갈 비트들(depletion bits)이 회피될 수 있다. 또한, 본 발명의 실시예들은 판독 동작 동안 워드라인 전압을 승압하기 위한 전하 펌프들 또는 승압하여 Vdd을 사용하는 필요성을 줄이는 이점을 갖는다. 또한, 본 발명의 실시예들은 기존의 재료들을 사용하여 전류 처리 흐름들에 쉽게 포함될 수 있으며, 새롭거나 정교한 처리들을 개발할 필요가 없다.
도 11을 참조하면, 대안의 실시예의 단면이 개시되는데, 여기에서 절연된 p-웰 내의 메모리 셀들 각각의 소스 영역들은 소스 영역들 각각과 절연된 p-웰 영역 사이의 전기적인 스트랩(strap)을 통해 절연된 p-웰 영역에 묶이게 된다. 이 실시예는 이롭게는 메모리 셀들 각각의 소스 영역들에 전기적으로 결합하는 접촉들 및 소스 상호접속을 형성하는 필요성을 제거하여, 메모리 셀들을 상당히 줄일 수 있다. 메모리 셀 소스 영역들의 바이어싱은 전기적인 상호접속(117), 전기적인 접촉(118), 및 p 도프된 영역(119)에 의해 절연된 p-웰 영역(1101)에 전위를 인가함으로써 달성된다. 절연된 p-웰이 원하는 전위에서 바이어스될 때, 대응하여 메모리 셀들 각각의 소스 영역들은 전기적인 묶음들(ties)(p 도프된 영역들(1120,1121,1122)과 실리사이드된 영역들(1123,1124,1125)을 포함)에 의해 유사한 전위에서 바이어스된다. 일 실시예에서, n형 소스 영역들(1126과 1127, 1128과 1129, 1130과 1131)은 각각 p-도핑된 영역들(1120,1121,1122)에 의해 절연된 p-웰 영역(1101)에 전기적으로 결합한다. 하나의 특정 실시예에 따라, n형 소스 영역들(1126과 1127, 1128과 1129, 1130과 1131)은 n형 소스 영역들(1126과 1127, 1128과 1129, 1130과 1131) 위에 놓이는 기판(1123,1124,1125) 부분들을 실시사이드함으로써 p 도프된 영역들(1120,1121)에 대해, 그리고 도 11에 도시된 바와 같은 p 도프된 영역들(1120,1121,1122)에 대해 전기적으로 쇼트된다.
일 실시예에 따라, 비트라인(1132)은 메모리 셀들(111,112,113,114,115,116)의 드레인 영역들(1133,1134,1135,1136)에 전기적으로 접속되고, 깊은 n-웰 영역(1102)은 절연된 p-웰 영역(1101) 아래에 형성된다. 본원 기술분야의 당업자는 다른 방법들(실리사이데이션(silicidation) 대신)이 소스 영역들(1126,1127,1128,1129,1130,1131)과 절연된 p-웰 영역(1101)을 전기적으로 묶기 위해 사용될 수 있음을 이해한다. 이런 식으로, 앞서 논의된 절연된 p-웰 개념들은 메모리 어레이 프로그래밍을 위해 사용될 수 있다. 반도체 장치는 도 10a-10e에 대해 앞에서 설명된 것과 실질적으로 유사한 방식으로 프로그램되고 소거된다.
본 발명이 전위들의 특정 도전성 유형들(conductivity types) 또는 극성에 대해 설명되었지만, 당업자들은 전위들의 도전성 유형들 및 극성들이 역으로 될 수 있음을 이해한다. 앞의 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 하지만, 본원 기술분야의 당업자는 아래의 청구 범위에서 진술되는 바와 같이 본 발명의 범위에서 벗어나지 않고 다양한 변형들 및 변경들이 만들어 질 수 있음을 이해한다. 따라서, 명세서 및 도면들은 제한적이라기보다는 예시적인 것으로 고려되어야 하며, 모든 이러한 변형들이 본 발명의 범위 내에서 포함되도록 의도된다.
이익들, 다른 이점들, 및 문제점들에 대한 해결책들은 특정 실시예들에 대해 위에서 상술되었다. 하지만, 이익들, 이점들, 문제점들에 대한 해결책들, 및 임의의 이익, 이점, 또는 해결책이 발생하거나 더 강조되게 할 수 있는 임의의 요소(들)가 임의의 또는 모든 청구항들의 중요하고, 요구되고, 또는 필수적인 특징 또는 요소로서 구성되지는 않는다. 본 명세서에서 사용된 바와 같이, 용어 "포함한다", "포함하는", 또는 그것의 임의의 다른 변환은 요소들의 리스트를 포함하는 처리, 방법, 물품, 또는 장치가 이들 요소들만을 포함하는 것이 아니라 표현상 목록화되지 않거나 이러한 처리, 방법, 물품, 또는 장치에 내재하는 다른 요소들을 포함할 수 있도록, 비배타적인(non-exclusive) 포함을 커버하기 위해 의도된다.

Claims (10)

  1. 메모리 셀들의 행들(rows) 및 열들(columns)을 포함하는 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(electrically erasable programmable read only memory: EEPROM)를 갖는 반도체 장치에 있어서,
    반도체 기판 내에 제 1 p-웰(p-well) 영역 및 제 2 p-웰 영역으로서, 상기 제 1 p-웰 영역 및 상기 제 2 p-웰 영역은 이격되어 있고 전기적으로 절연되어 있는, 상기 제 1 p-웰 영역 및 상기 제 2 p-웰 영역,
    상기 제 1 p-웰 영역 내에 위치된 제 1 열의 메모리 셀들,
    상기 제 2 p-웰 영역 내에 위치된 제 2 열의 메모리 셀들,
    상기 제 1 열의 메모리 셀들 내의 제 1 메모리 셀의 제 1 제어 게이트 및 상기 제 2 열의 메모리 셀들 내의 제 2 메모리 셀의 제 2 제어 게이트로서, 상기 제 1 제어 게이트 및 상기 제 2 제어 게이트는 동일한 행 내에 있으며 공통 워드라인(wordline)을 통해 전기적으로 결합되는, 상기 제 1 제어 게이트 및 상기 제 2 제어 게이트,
    상기 제 1 열의 메모리 셀들 내의 각각의 메모리 셀의 드레인 영역들에 전기적으로 결합된 제 1 비트라인,
    상기 제 2 열의 메모리 셀들 내의 각각의 메모리 셀의 드레인 영역들에 전기적으로 결합된 제 2 비트라인,
    상기 제 1 열의 메모리 셀들 내의 각각의 메모리 셀의 소스 영역들에 전기적으로 결합된 제 1 소스 라인으로서, 상기 제 1 소스 라인 및 상기 제 1 열의 메모리 셀들 내의 적어도 하나의 메모리 셀의 소스 영역은 상기 제 1 p-웰 영역에 전기적으로 결합되는, 상기 제 1 소스 라인, 및
    상기 제 2 열의 메모리 셀들 내의 각각의 메모리 셀의 소스 영역들에 전기적으로 결합된 제 2 소스 라인으로서, 상기 제 2 소스 라인, 및 상기 제 2 열의 메모리 셀들 내의 적어도 하나의 메모리 셀의 소스 영역은 상기 제 2 p-웰 영역에 전기적으로 결합되는, 상기 제 2 소스 라인을 포함하는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 p-웰 영역 및 상기 제 2 p-웰 영역은 이격되어 있으며 트렌치 절연 피쳐(trench isolation feature)에 의해 전기적으로 절연되는, 반도체 장치.
  4. 삭제
  5. 메모리 셀들의 행들 및 열들을 포함하는 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(EEPROM) 어레이를 갖는 반도체 장치에 있어서,
    반도체 기판 내에 형성된 p-웰 영역,
    메모리 셀들의 열로서, 각각의 메모리 셀은 상기 p-웰 영역 내에 위치된 드레인 영역 및 소스 영역을 가지며, 각각의 소스 영역은 상기 p-웰 영역에 전기적으로 결합되는, 상기 메모리 셀들의 열,
    워드라인들로서, 각각의 워드라인은 상기 메모리 셀들의 열(column) 내의 메모리 셀의 제어 게이트에 전기적으로 결합되는, 상기 워드라인들, 및
    메모리 셀들의 열 내의 각각의 메모리 셀의 드레인 영역들에 전기적으로 결합된 비트라인을 포함하는, 반도체 장치.
  6. 삭제
  7. 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(EEPROM) 어레이를 형성하는 방법에 있어서,
    반도체 기판 내의 제 1 p-웰 영역 및 제 2 p-웰 영역을 형성하는 단계로서, 상기 제 1 p-웰 영역 및 상기 제 2 p-웰 영역은 얕은 트렌치 절연 피쳐에 의해 이격되어 있는, 상기 제 1 p-웰 영역 및 상기 제 2 p-웰 영역 형성 단계,
    상기 제 1 p-웰 영역 내에 위치된 제 1 열의 메모리 셀들을 형성하는 단계,
    상기 제 2 p-웰 영역 내에 위치된 제 2 열의 메모리 셀들을 형성하는 단계로서, 상기 제 1 열의 메모리 셀들 내의 제 1 메모리 셀의 제 1 제어 게이트 및 상기 제 2 열의 메모리 셀들 내의 제 2 메모리 셀의 제 2 제어 게이트는 공통 워드라인을 통해 전기적으로 결합되는, 상기 제 2 열의 메모리 셀들 형성 단계,
    제 1 비트라인을 형성하는 단계로서, 상기 제 1 비트라인은 상기 제 1 열의 메모리 셀들 내의 각각의 메모리 셀의 드레인 영역들에 전기적으로 결합되는, 상기 제 1 비트라인 형성 단계,
    제 2 비트라인을 형성하는 단계로서, 상기 제 2 비트라인은 상기 제 2 열의 메모리 셀들 내의 각각의 메모리 셀의 드레인 영역들에 전기적으로 결합되는, 상기 제 2 비트라인 형성 단계,
    제 1 소스 라인을 형성하는 단계로서, 상기 제 1 소스 라인은 상기 제 1 열의 메모리 셀들 내의 각각의 메모리 셀의 소스 영역들에 전기적으로 결합되고, 상기 제 1 소스 라인 및 상기 제 1 열의 메모리 셀들 내의 적어도 하나의 메모리 셀의 소스 영역은 상기 제 1 p-웰 영역에 전기적으로 결합되는, 상기 제 1 소스 라인 형성 단계, 및
    제 2 소스 라인을 형성하는 단계로서, 상기 제 2 소스 라인은 상기 제 2 열의 메모리 셀들 내의 각각의 메모리 셀의 소스 영역들에 전기적으로 결합되고, 상기 제 2 소스 라인 및 상기 제 2 열의 메모리 셀들 내의 적어도 하나의 메모리 셀의 소스 영역은 상기 제 2 p-웰 영역에 전기적으로 결합되는, 상기 제 2 소스 라인 형성 단계를 포함하는, EEPROM 어레이 형성 방법.
  8. 삭제
  9. 삭제
  10. 메모리 셀들의 행 및 열들을 포함하는 전기적으로 소거 가능한 프로그램 가능 읽기 전용 메모리(EEPROM) 어레이를 프로그래밍하는 방법으로서,
    각 행의 메모리 셀들은 워드라인을 포함하고,
    각 열의 메모리 셀들은 소스 라인 및 비트라인을 포함하고 각 열의 메모리 셀들은 개별적인 p-웰 내에 배치되고, 인접한 개별적인 p-웰들은 서로 전기적으로 절연되고,
    각 열의 메모리 셀들에 대한 상기 소스 라인은 각 열 내의 적어도 하나의 메모리 셀의 소스 영역에 인접하여 배치된 p형 영역을 통해 각각의 p-웰에 전기적으로 접속하는, 상기 EEPROM 어레이 프로그래밍 방법에 있어서,
    선택된 워드라인 전위를 제 1 열의 적어도 제 1 비트 및 제 2 열의 적어도 제 2 비트에 인가하고, 제 1 선택된 비트라인 전위 및 제 1 선택된 소스 라인 전위를 상기 제 1 열의 상기 적어도 제 1 비트에 인가하고, 제 2 선택된 비트라인 전위 및 제 2 선택된 소스 라인 전위를 상기 제 2 열의 상기 적어도 제 2 비트에 인가함으로써, 상기 제 1 열의 상기 적어도 제 1 비트 및 상기 제 2 열의 상기 적어도 제 2 비트를 선택하는 단계,
    제 1 임계 전압 전위로부터 타겟 임계 전압 전위(target threshold voltage potential) 쪽으로 상기 적어도 제 1 비트의 제 1 임계 전압을 시프팅(shifting)하기 위해, 상기 제 1 선택된 비트라인 전위 및 상기 제 1 선택된 소스 라인 전위 중 적어도 하나를 펄싱하는(pulsing) 단계,
    제 2 임계 전압 전위로부터 상기 타겟 임계 전압 전위 쪽으로 상기 적어도 제 2 비트의 제 2 임계 전압을 시프팅하기 위해 상기 제 2 선택된 비트라인 전위 및 상기 제 2 선택된 소스 라인 전위 중 적어도 하나를 펄싱하는 단계,
    상기 제 2 임계 전압 전위로부터 상기 타겟 임계 전압 전위로 계속 시프팅하기 위해서 상기 제 2 선택된 비트라인 전위와 상기 제 2 선택된 소스 라인 전위 중 상기 적어도 하나를 계속 펄싱하는 동안에 상기 제 1 임계 전압으로부터 상기 타겟 임계 전압 전위로 시프팅한 후 상기 적어도 제 1 비트를 선택해제(deselecting)하는 단계, 및
    상기 제 2 임계 전압으로부터 상기 타겟 임계 전압 전위로 시프팅한 후 상기 제 2 열의 상기 적어도 제 2 비트를 선택해제하는 단계를 포함하는, EEPROM 어레이 프로그래밍 방법.
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