KR100672156B1 - 반도체 소자의 소자분리막 및 이의 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 및 이의 형성방법에 관한 것으로, 본 발명의 사상은 셀 영역, 주변회로 영역 및 셀 영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판이 제공되는 단계, 상기 셀영역 및 상기 셀영역과 주변회로영역의 경계영역이 노출되도록 한 후 제1 이온주입공정을 수행하는 단계, 상기 제1 이온주입공정이 수행된 결과물에 상기 셀영역 및 주변회로영역이 노출되도록 한 후 제2 이온주입공정을 수행하는 단계, 상기 제2 이온주입공정이 수행된 결과물에 상기 셀영역에서 제2 웰영역이 형성된 영역이외의 영역 및 상기 제1 도프드 영역이 노출되도록 한 후 제3 이온주입공정을 수행하는 단계, 상기 제3 이온주입공정이 수행된 결과물의 전 영역에 패터닝 공정을 수행하여 제1 깊이를 갖는 제1 트렌치를 형성하는 단계, 상기 제1 트렌치가 형성된 결과물의 상기 주변회로영역이 노출되도록 한 후 패터닝 공정을 수행하여 상기 주변회로영역에만 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계 및 상기 결과물의 제1 및 제2 트렌치 내부에만 트렌치 매립용 절연막을 형성하여 소자분리막을 정의하는 단계를 포함한다.
소자분리막

Description

반도체 소자의 소자분리막 및 이의 형성방법{A field oxide layer in semiconductor device and method for forming the same}
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
A: 셀 영역 B: 주변회로영역
C: 이중 깊이를 갖는 소자분리막이 형성될 영역
T1: 제1 트렌치 T2: 제2 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 소자분리막 및 이의 형성방법에 관한 것이다.
일반적으로 낸드 플래쉬 메모리소자의 사이즈가 축소됨에 따라, 소자분리막 형성공정에서 셀 영역의 소자분리막의 깊이와 주변회로 영역의 소자분리막의 깊이를 다르게 해야 한다.
상기 셀 영역과 주변회로 영역 경계부분에서는 소자분리막이 이중의 깊이를 갖게 되는 데, 상기 낸드 플래쉬 메모리에서 웰 경계부분에 이중의 깊이를 갖는 소자 분리막을 형성하는 경우 다음과 같은 문제점이 발생한다.
첫째, 반도체 기판의 디스로케이션(dislocation)에 의한 웰 누설 발생이 많아지는 데, 이중의 깊이를 갖는 소자분리막 형성을 위한 식각 공정시 발생되는 데미지나 서멀버짓(thermal budget)부족으로 인해 나타나는 데미지에 의해, 웰 구조에 구멍이 생기게 된다. 이로 인해, 상기 구조에 전압이 가해졌을 때 누설 패스가 발생하여 전압 저하가 발생될 수 있다.
둘째, 낸드 플래쉬 특성상 셀 어레이 내의 워드라인이 X-디코더까지 연결되게 되는데, 워드라인에 고바이어스 전압이 인가될 경우 이중의 깊이를 갖는 소자분리막 경계부분에 기생트랜지스터가 형성될 수 있다. 이로 인해, 메모리의 동작성능을 떨어뜨리게 할 수 있다.
따라서 셀 영역과 주변회로 영역 경계부분에 이중의 깊이를 갖는 소자분리막을 형성함으로써 발생되는 상기 문제점들을 해결하기 위한 기술들이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 셀 영역과 주변회로 영역 경계부분에 이중의 깊이를 갖는 소자 분리막을 형성함으로써 발생되는 상기 문제점들이 해결될 수 있도록 하는 반도체 소자의 소자 분리막 및 이의 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀 영역, 주변회로 영역 및 셀 영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판이 제공되는 단계, 상기 셀영역 및 상기 셀영역과 주변회로영역의 경계영역의 소정영역들이 각각 노출되도록 한 후 제1 이온주입공정을 수행하여, 상기 셀영역에는 제1 웰영역을 형성하고, 상기 경계영역에는 제1 도프드 영역을 형성하는 단계, 상기 제1 이온주입공정이 수행된 결과물에 상기 셀영역 및 주변회로영역의 소정영역들이 노출되도록 한 후 제2 이온주입공정을 수행하여, 상기 제1 웰영역이 형성된 셀영역에는 제2 웰영역을 형성하고, 상기 주변회로영역에는 제3 웰영역을 형성하는 단계, 상기 제2 이온주입공정이 수행된 결과물에 상기 셀영역에서 제2 웰영역이 형성된 영역이외의 영역 및 상기 제1 도프드 영역이 노출되도록 한 후 제3 이온주입공정을 수행하여, 상기 제2 웰영역과 인접한 영역에는 제4 웰영역을 형성하고, 상기 제1 도프드 영역에는 제2 도프드 영역을 형성함으로써, 상기 경계 영역에는 도프드 영역이 정의되는 단계, 상기 제3 이온주입공정이 수행된 결과물에서 셀영역 및 주변회로영역의 소정영역에 패터닝 공정을 수행하여 제1 깊이를 갖는 제1 트렌치를 형성하는 단계, 상기 제1 트렌치가 형성된 결과물의 상기 주변회로영역의 소정영역이 노출되도록 한 후 패터닝 공정을 수행하여, 상기 주변회로영역에만 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계, 상기 제2 트렌치가 형성된 결과물에서 상기 경계부분에 형성된 도프드 영역과 인접한 상기 셀 영역 및 주변회로영역이 노출되도록 한 후 제4 이온주입공정을 수행하여, 상기 도프드 영역과 인접한 셀영역 및 주변회로영역 각각에 필드정지용 웰을 형성하는 단계 및 상기 결과물의 제1 및 제2 트렌치 내부에만 트렌치 매립용 절연막을 형성함으로써, 셀영역에는 제1 깊이를 갖는 소자분리막을 형성하고, 주변회로영역에는 제2 깊이를 갖는 소자분리막을 형성하고, 상기 경계영역에는 상기 제1 깊이를 갖는 소자분리막 및 상기 제2 깊이를 갖는 소자분리막이 동시에 구비되는 이중 깊이를 갖는 소자분리막이 형성되는 단계를 포함한다.
상기 제2 이온주입 공정시 형성된 영역은 상기 제1 이온주입 공정시 형성된 영역보다 얕은 깊이로 형성되는 것을 포함한다.
상기 제3 이온주입 공정시 형성된 영역은 상기 제2 이온주입 공정시 형성된 영역과 유사한 깊이로 형성되는 것을 포함한다.
상기 도프드 영역은 상기 셀 영역 및 상기 주변회로영역들에 형성되는 상기 웰 영역들과 분리되어 형성되도록 하는 것을 포함한다.
상기 제1 이온주입공정 또는 제3 이온주입공정은 N형 이온이 주입되어 형성되는 것을 포함한다.
상기 제2 이온주입공정은 P형 이온이 주입되어 형성되는 것을 포함한다.
상기 제1 이온주입공정 또는 제3 이온주입공정을 통해 형성된 도프드 영역은 N형 이온만을 통해서 형성되는 것을 포함한다.
본 발명의 또 다른 사상은 소정의 웰영역이 형성된 셀 영역, 주변회로 영역 및 셀 영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판, 상기 셀 영역에 형성된 제1 깊이를 갖는 소자분리막, 상기 주변회로 영역에 형성된, 상기 제1 깊이를 갖는 소자분리막보다 깊은 제2 깊이를 갖는 소자분리막, 상기 경계영역에 형성된, 상기 제1 깊이의 소자분리막 및 상기 제2 깊이를 갖는 소자분리막이 동시에 구비된 이중 깊이를 갖는 소자분리막, 상기 셀 영역의 웰 영역과 분리 형성되되, 상기 경계 영역의 반도체 기판 내에 동일한 이온이 주입되되 서로 다른 깊이를 가진 두 층의 웰영역이 형성된 도프드 영역을 포함한다.
상기 셀영역의 웰영역과 도프드 영역 간에 구비된 필드정지용 웰이 더 포함된다.
상기 도프드 영역은 상기 도프드 영역과 인접한 셀영역의 웰영역과 동일한 이온이 주입되어 형성된 것을 포함한다.
본 발명의 또 다른 사상은 셀영역, 주변회로영역 및 셀영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판이 제공되는 단계, 제1 이온주입공정을 수행하여, 상기 셀영역의 소정영역에 딥 웰영역을 형성하고, 상기 경계영역의 소정영역에 제1 도프드 영역을 형성하는 단계, 제2 이온주입공정을 수행하여, 상기 셀영역의 딥 웰영역 내부에 상기 딥 웰영역보다 얕은 웰영역을 형성하고, 상기 제1 도프드영역 내부에 제2 도프드 영역을 형성함으로써, 상기 경계영역에는 제1 도프드영역 및 제2 도프드영역으로 형성된 도프드영역이 정의되는 단계, 상기 결과물에서 셀영역 및 주변회로영역의 소정영역에 패터닝 공정을 수행하여 제1 깊이를 갖는 제1 트렌치를 형성하는 단계, 상기 제1 트렌치가 형성된 결과물의 상기 주변회로영역의 소정영역이 노출되도록 한 후 패터닝 공정을 수행하여, 상기 주변회로영역에만 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계 및 상기 결과물의 트렌치들 내부에만 트렌치매립용 절연막을 형성하여, 제1 깊이를 갖는 소자분리막을 셀영역에 형성하고, 제2 깊이를 갖는 소자분리막을 주변회로영역에 형성하고, 상기 경계영역에는 상기 제1 깊이를 갖는 소자분리막 및 상기 제2 깊이를 갖는 소자분리막이 동시에 구비되는 이중 깊이를 갖는 소자분리막이 형성되는 단계를 포함한다.
상기 제1 이온주입공정이 완료된 후, 상기 딥 웰 영역의 소정영역 및 상기 주변회로영역의 소정영역이 노출되도록 하고 이온주입공정을 수행하여, 상기 딥 웰영역 내부의 상기 얕은 웰 영역과 인접한 영역에 웰 영역을 형성하고, 상기 주변회로영역에는 주변회로영역용 웰 영역을 형성하는 단계를 더 포함한다.
상기 제2 트렌치 형성공정이 완료된 후, 상기 도프드 영역과 인접한 상기 셀 영역과 주변회로영역이 노출되도록 하고, 이온주입공정을 수행하여, 상기 도프드 영역과 인접한 셀영역 및 주변회로영역 각각에 필드정지용 웰을 형성하는 단계를 더 포함한다.
상기 도프드 영역은 상기 셀 영역 및 상기 주변회로영역들에 형성되는 상기 웰 영역들과 분리되어 형성되도록 하는 것을 포함한다.
상기 제1 이온주입공정 또는 제2 이온주입공정은 N형 이온이 주입되어 형성되는 것을 포함한다.
상기 제1 이온주입공정 또는 제2 이온주입공정을 통해 형성된 도프드 영역은 N형 이온만을 통해서 형성되는 것을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 7은 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 셀 영역(A), 주변회로 영역(B) 및 셀 영역과 주변회로영역간의 경계부분에 형성되는, 이중 깊이를 갖는 소자분리막이 형성될 영역(C)으로 구분 정의된 반도체 기판(10) 전면에 스크린 산화막(12)을 형성한다.
상기 스크린 산화막(12)은 80Å 정도의 두께로 형성한다. 이는 이후 소자 분리막 정의를 위한 공정 수행시 형성되는 패드 질화막이 상기 반도체 기판(10)에 가하는 스트레스를 방지하기 위해 형성한다. 또한, 스크린 산화막(12)은 웰 영역 등을 형성하기 위한 이온주입 공정시 발생되는 채널링(channeling)현상을 방지하기 위해 형성한다.
이어서, 상기 스크린 산화막(12)이 형성된 결과물 상에 셀 영역(A) 및 이중 깊이를 갖는 소자분리막이 형성될 영역(C)이 노출되도록 딥 N형 웰영역 정의용 포토레지스트 패턴(미도시)을 형성한다. 이 패턴을 이온주입용 마스크로 이온주입공정을 수행하여, 상기 셀 영역(A)에 딥 N웰(deep N well, 14a)을 형성하고, 상기 이중 깊이를 갖는 소자분리막이 형성될 영역(C)에 제1 도프드(doped)영역(14b)을 각각 정의한다.
상기 딥 N 웰영역 및 제1 도프드 영역(14a, 14b)을 형성하기 위한 이온주입공정은 P(인)이온을 1.2~ 2Mev 정도의 에너지를 가진 공정조건에서 수행된다.
이후 공정을 통해 이중 깊이를 갖는 소자분리막이 형성될 영역(C)의 도프드영역(도 6의 D)은 상기 셀 영역의 딥 N웰(14a)의 형성 공정시 동시에 형성되지만, 셀 영역(A)의 상기 딥 N웰(14a)과는 분리되어 형성된다. 상기 이중 깊이를 갖는 소자분리막이 형성될 영역의 도프드 영역(도 6의 D)이, 셀 영역의 딥 N웰(14a)과 분리된 것은 셀 동작시 인가되는 고바이어스 전압으로 인해, 이중 깊이를 갖는 소자분리막이 형성될 영역에 기생트랜지스터의 형성과 같은 결함(defect)을 제거하기 위함이다.
도 2를 참조하면, 상기 딥 N 웰(14a, 14b)이 형성된 결과물에 상기 셀 영역(A) 및 주변회로 영역(B)의 일부분이 노출되도록 P형 웰 영역 정의용 포토레지스트 패턴(미도시)을 형성한다. 상기 패턴을 이온주입용 마스크로 사용하여 이온주입공정을 수행하여, 셀 영역(A) 및 주변회로 영역(B) 각각에 P형 웰 영역(16a, 16b)을 형성한다.
상기 P형 웰 영역(16a, 16b)을 형성하기 위한 이온주입공정시 보론 이온을 주입하고, 상기 이온주입 공정시 이중 깊이를 갖는 소자분리막이 형성될 영역(C)에는 이온 주입되지 않도록 한다.
도 3을 참조하면, 상기 셀 영역(A)의 P형 웰영역(16a)이 형성된 영역이외의 영역 및 상기 제1 도프드 영역(14b)이 노출되도록 하는 N웰 정의용 포토레지스트 패턴(미도시)을 형성한다. 이를 이온주입용 마스크로 이온주입공정을 수행하여, 상기 셀 영역(A)에 N웰 영역(18a)을 형성하고, 상기 이중 깊이를 갖는 소자분리막이 형성될 영역(C)에는 제2 도프드 영역(18b)을 형성한다.
상기 제1 도프드 영역(18a)과 제2 도프드영역(18b)은 도프드 영역(D)으로 정의된다.
상기 N웰 영역(18a) 및 제2 도프드 영역(18b)을 형성하기 위한 이온주입공정은 인(P)이온 또는 비소(As)이온을 주입하여 수행한다.
이때, 상기 딥 N웰 영역(14a) 형성을 위한 이온주입 공정시의 에너지보다 낮은 에너지를 가진 공정조건에서 이온주입공정을 수행하여, 상기 N웰 영역(18a) 및 제2 도프드 영역(18b)을 형성한다. 그 이유는 제1 도프드 영역(14b)보다 덜 깊은 제2 도프드 영역(18b)을 형성하기 위함이다.
도 4를 참조하면, 상기 결과물 전면에 패드 질화막(20)을 형성하고, 상기 패드 질화막(20)의 소정영역 상에 상기 소자분리막 정의용 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 패드 질화막(20), 스크린 산화막(12) 및 반도체 기판의 소정깊이에 식각공정을 수행하여, 제1 트렌치(T1)를 정의한다.
상기 제1 트렌치(T1)는 셀 영역(A)에 정의될 소자 분리막의 두께로서, 이 셀 영역에 정의될 소자 분리막의 두께가 주변회로 영역에도 형성되는 데, 상기 제1 트렌치는 셀 영역에 정의될 두께보다 주변회로 영역에 정의될 트렌치의 두께가 깊기 때문이다. 이로써, 셀 영역 및 주변회로영역 모두에 셀영역에 정의될 트렌치의 두께를 우선 형성한 후, 이후 공정을 통해 주변회로 영역에만 주변회로 영역에 정의될 트렌치의 두께를 형성하도록 한다.
도 5를 참조하면, 상기 제1 트렌치(T1)가 정의된 결과물의 주변회로영역(B)이 노출되도록 포토레지스트 패턴(PR)을 형성하고, 이 포토레지스트 패턴(PR) 및 주변회로영역(B)의 패터닝된 패드 질화막, 스크린 산화막 및 반도체 기판의 소정깊이를 식각 마스크로 상기 제1 트렌치(T1)가 형성된 주변회로영역(B)의 반도체 기판(10)을 식각하여, 제2 트렌치(T2)를 형성한다.
상기 주변회로영역(B)에 정의된 제2 트렌치(T2, t2)는 셀영역 소자분리막의 두께(t1)보다 더 깊게 형성되고, 상기 제1 트렌치(T1) 및 제2 트렌치(T2)의 경계부는 상기 도프드 영역(D)의 중심부에 위치되도록 한다.
상기 도프드 영역에는 서로 상이한 두께의 트렌치가 존재하게 되고, 이 영역은 N 웰 영역이 형성되어 있는 데, 이는 이중의 깊이를 갖는 소자분리막 형성을 위한 식각 공정시 발생되는 데미지 및 서멀버짓(thermal budget) 부족으로 인한 데미지에 의해 발생되는 누설전류를 방지하기 위함이다.
도 6을 참조하면, 상기 형성된 포토레지스트 패턴(PR)을 제거하고, 상기 딥 N 웰 영역(14a), 도프드 영역(D), P웰 영역(16a, 16b) 및 N웰 영역(18a, 18b)이 형성되지 않은 반도체 기판이 노출되도록 필드정지용 웰(field stop well) 정의용 포토레지스트 패턴(미도시)을 형성하고, 이를 이온주입용 마스크로 이온주입공정을 수행하여 필드정지용 웰 영역(22)을 형성한다.
상기 필드정지용 웰 영역(22)은 상기 20V이상의 웰 파괴전압(well breakdown voltage; 이하는 BVDSS로 기재)특성이 요구되는 소자분리막 주변에 형성되는 데, 본 실시 예에서는 상기 도프드 영역(D) 양측의 셀 영역 및 주변회로 영역에 각각 형성된다. 이때, 필드정지용 웰(22)은 셀 영역의 딥 N웰 영역(14a)과 도프드 영역(D) 사이에는 반드시 형성되도록 한다.
또한, 상기 필드정지용 웰영역(22)은 딥 N 웰 영역(14a)과 0.5~ 3.0㎛의 거리를 두고 형성되는 데, 이는 BVDSS 특성을 확보하기 위함이다.
또한, 상기 필드정지용 웰영역의 형성은 도프드 영역(D)을 셀 영역의 웰영역들과 주변회로 영역의 웰영역들과 고립시키기 위함이다.
도 7을 참조하면, 상기 필드 정지용 웰(22)이 형성된 결과물 전면에 트렌치 매립용 절연막을 형성한 후, 상기 패드 질화막(20)이 노출될 때까지 CMP 공정과 같 은 평탄화 공정을 수행하여, 셀영역에는 셀영역용 소자분리막(24a)을 형성하고, 주변회로영역에는 주변회로용 소자분리막(24b)을 형성한다.
상기 소자 분리막(24)이 형성된 결과물에서 패드 질화막(20)을 제거하는 식각공정을 수행하면, 상기 소자 분리막(24a, 24b)의 형성공정을 완료한다.
상기 셀 영역(A)과 주변회로 영역(B)경계에 위치된 도프드 영역(D)상에 형성된 소자 분리막은 셀 영역용 소자 분리막의 깊이와 주변회로영역용 소자 분리막의 깊이가 동시에 구비되는 이중 깊이를 갖는 소자분리막이 형성된다.
또한, 상기 이중 깊이를 갖는 소자분리막이 형성되는 도프드 영역(D)은 셀 영역(A)과 완전히 분리되어 형성되는 데, 이는 이중 깊이를 갖는 소자분리막 형성 공정시 발생할 수 있는 디스로케이션(dislocation)에 의한 누설전류를 격리하는 역할을 하고, 기생트랜지스터가 형성되더라도 N웰 BVDSS가 높기 때문에 누설전류가 흐르는 패스(path)를 형성하지 않게 된다.
상기와 같은 일련의 공정으로 형성된 본 발명에 따른 반도체 소자의 소자분리막은, 소정의 웰영역(14a, 16a, 18a)이 형성된 셀 영역(A), 주변회로 영역(B) 및 셀 영역(A)과 주변회로영역(B)의 경계영역(C)으로 구분 정의된 반도체 기판(10), 상기 셀 영역(A)에 형성된 제1 깊이를 갖는 소자분리막(24a), 상기 주변회로 영역에 형성된, 상기 제1 깊이를 갖는 소자분리막(14b)보다 깊은 제2 깊이를 갖는 소자분리막(24b), 상기 경계영역(C)에 형성된, 상기 제1 깊이의 소자분리막(24a) 및 상기 제2 깊이를 갖는 소자분리막(24b)이 동시에 구비된 이중 깊이를 갖는 소자분리막(24), 상기 셀 영역의 웰 영역과 분리 형성되되, 상기 경계 영역의 반도체 기판 내에 동일한 이온이 주입되되 서로 다른 깊이를 가진 두 층의 웰영역(14b, 18b)이 형성된 도프드 영역(D), 상기 셀영역의 웰영역과 도프드 영역 간에 구비된 필드정지용 웰(22)을 포함하여 형성된다.
본 발명에 의하면, 상기 도프드 영역(도 6의 D)이 셀 영역의 딥 N웰(14a)과 분리됨으로써, 셀 동작시 인가되는 고바이어스 전압으로 인해 이중 깊이를 갖는 소자분리막이 형성될 영역에 기생트랜지스터의 형성과 같은 결함(defect)을 제거할 수 있다.
또한 본 발명에 의하면, 상기 도프드 영역에는 서로 상이한 두께의 트렌치가 존재하게 되고, 이 영역은 N 웰 영역이 형성됨으로써, 이는 이중의 깊이를 갖는 소자분리막 형성을 위한 식각 공정시 발생되는 데미지 및 서멀버짓(thermal budget)시 나타나는 데미지에 의해 발생되는 누설전류를 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 상기 도프드 영역이 셀 영역의 딥 N웰과 분리됨으로써, 셀 동작시 인가되는 고바이어스 전압으로 인해 이중 깊이를 갖는 소자분리막이 형성될 영역에 기생트랜지스터의 형성과 같은 결함(defect)을 제거할 수 있는 효과가 있다.
또한 본 발명에 의하면, 상기 도프드 영역에는 서로 상이한 두께의 트렌치가 존재하게 되고, 이 영역은 N 웰 영역이 형성됨으로써, 이는 이중의 깊이를 갖는 소자분리막 형성을 위한 식각 공정시 발생되는 데미지 및 서멀버짓(thermal budget) 시 나타나는 데미지에 의해 발생되는 누설전류를 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (16)

  1. 셀영역, 주변회로영역 및 셀영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판이 제공되는 단계;
    제1 이온주입공정을 수행하여, 상기 셀영역의 소정영역에 딥 웰영역을 형성하고, 상기 경계영역의 소정영역에 제1 도프드 영역을 형성하는 단계;
    제2 이온주입공정을 수행하여, 상기 셀영역의 딥 웰영역 내부에 상기 딥 웰영역보다 얕은 웰영역을 형성하고, 상기 제1 도프드영역 내부에 제2 도프드 영역을 형성함으로써, 상기 경계영역에는 제1 도프드영역 및 제2 도프드영역으로 형성된 도프드영역이 정의되는 단계;
    상기 결과물에서 셀영역 및 주변회로영역의 소정영역에 패터닝 공정을 수행하여 제1 깊이를 갖는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 형성된 결과물의 상기 주변회로영역의 소정영역이 노출되도록 한 후 패터닝 공정을 수행하여, 상기 주변회로영역에만 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 트렌치를 형성하는 단계; 및
    상기 결과물의 트렌치들 내부에만 트렌치매립용 절연막을 형성하여, 제1 깊이를 갖는 소자분리막을 셀영역에 형성하고, 제2 깊이를 갖는 소자분리막을 주변회로영역에 형성하고, 상기 경계영역에는 상기 제1 깊이를 갖는 소자분리막 및 상기 제2 깊이를 갖는 소자분리막이 동시에 구비되는 이중 깊이를 갖는 소자분리막이 형성되는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1 항에 있어서, 상기 제1 이온주입공정이 완료된 후,
    상기 딥 웰 영역의 소정영역 및 상기 주변회로영역의 소정영역이 노출되도록 하고 이온주입공정을 수행하여, 상기 딥 웰영역 내부의 상기 얕은 웰 영역과 인접한 영역에 웰 영역을 형성하고, 상기 주변회로영역에는 주변회로영역용 웰 영역을 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  3. 제1 항에 있어서, 상기 제2 트렌치 형성공정이 완료된 후,
    상기 제1 도프드영역 및 상기 제2 도프드영역으로 형성된 상기 도프드 영역과 인접한 상기 셀 영역과 주변회로영역이 노출되도록 하고, 이온주입공정을 수행하여, 상기 제1 도프드영역 및 상기 제2 도프드영역으로 형성된 상기 도프드 영역과 인접한 셀영역 및 주변회로영역 각각에 필드정지용 웰을 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.
  4. 제1 항 또는 제2 항에 있어서, 상기 제1 도프드영역 및 상기 제2 도프드영역으로 형성된 상기 도프드 영역은
    상기 셀 영역 및 상기 주변회로영역들에 형성되는 상기 웰 영역들과 분리되어 형성되도록 하는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  5. 제1 항에 있어서, 상기 제1 이온주입공정 또는 제2 이온주입공정은
    N형 이온이 주입되어 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  6. 제1 항에 있어서, 상기 제1 이온주입공정 또는 제2 이온주입공정을 통해 형성된 도프드 영역은
    N형 이온만을 통해서 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  7. 셀 영역, 주변회로 영역 및 셀 영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판이 제공되는 단계;
    상기 셀영역 및 상기 셀영역과 주변회로영역의 경계영역의 소정영역들이 각각 노출되도록 한 후 제1 이온주입공정을 수행하여, 상기 셀영역에는 제1 웰영역을 형성하고, 상기 경계영역에는 제1 도프드 영역을 형성하는 단계;
    상기 제1 이온주입공정이 수행된 결과물에 상기 셀영역 및 주변회로영역의 소정영역들이 노출되도록 한 후 제2 이온주입공정을 수행하여, 상기 제1 웰영역이 형성된 셀영역에는 제2 웰영역을 형성하고, 상기 주변회로영역에는 제3 웰영역을 형성하는 단계;
    상기 제2 이온주입공정이 수행된 결과물에 상기 셀영역에서 제2 웰영역이 형성된 영역이외의 영역 및 상기 제1 도프드 영역이 노출되도록 한 후 제3 이온주입공정을 수행하여, 상기 제2 웰영역과 인접한 영역에는 제4 웰영역을 형성하고, 상기 제1 도프드 영역에는 제2 도프드 영역을 형성함으로써, 상기 경계 영역에는 도프드 영역이 정의되는 단계;
    상기 제3 이온주입공정이 수행된 결과물에서 셀영역 및 주변회로영역의 소정영역에 패터닝 공정을 수행하여 제1 깊이를 갖는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치가 형성된 결과물의 상기 주변회로영역의 소정영역이 노출되도록 한 후 패터닝 공정을 수행하여, 상기 주변회로영역에만 상기 제1 깊이보다 깊은, 제2 깊이를 갖는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치가 형성된 결과물에서 상기 경계부분에 형성된 도프드 영역과 인접한 상기 셀 영역 및 주변회로영역이 노출되도록 한 후 제4 이온주입공정을 수행하여, 상기 도프드 영역과 인접한 셀영역 및 주변회로영역 각각에 필드정지용 웰을 형성하는 단계; 및
    상기 결과물의 제1 및 제2 트렌치 내부에만 트렌치 매립용 절연막을 형성함으로써, 셀영역에는 제1 깊이를 갖는 소자분리막을 형성하고, 주변회로영역에는 제2 깊이를 갖는 소자분리막을 형성하고, 상기 경계영역에는 상기 제1 깊이를 갖는 소자분리막 및 상기 제2 깊이를 갖는 소자분리막이 동시에 구비되는 이중 깊이를 갖는 소자분리막이 형성되는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
  8. 제7 항에 있어서, 상기 제2 이온주입 공정시 형성된 영역은
    상기 제1 이온주입 공정시 형성된 영역보다 얕은 깊이로 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  9. 제7 항에 있어서, 상기 제3 이온주입 공정시 형성된 영역은
    상기 제2 이온주입 공정시 형성된 영역과 유사한 깊이로 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  10. 제7 항에 있어서, 상기 도프드 영역은
    상기 셀 영역 및 상기 주변회로영역들에 형성되는 상기 웰 영역들과 분리되어 형성되도록 하는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  11. 제7 항에 있어서, 상기 제1 이온주입공정 또는 제3 이온주입공정은
    N형 이온이 주입되어 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  12. 제7 항에 있어서, 상기 제2 이온주입공정은
    P형 이온이 주입되어 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  13. 제7 항에 있어서, 상기 제1 이온주입공정 또는 제3 이온주입공정을 통해 형성된 도프드 영역은
    N형 이온만을 통해서 형성되는 것을 포함하는 반도체 소자의 소자분리막 형성방법.
  14. 소정의 웰영역이 형성된 셀 영역, 주변회로 영역 및 셀 영역과 주변회로영역의 경계영역으로 구분 정의된 반도체 기판;
    상기 셀 영역에 형성된 제1 깊이를 갖는 소자분리막;
    상기 주변회로 영역에 형성된, 상기 제1 깊이를 갖는 소자분리막보다 깊은 제2 깊이를 갖는 소자분리막;
    상기 경계영역에 형성된, 상기 제1 깊이의 소자분리막 및 상기 제2 깊이를 갖는 소자분리막이 동시에 구비된 이중 깊이를 갖는 소자분리막;
    상기 셀 영역의 웰 영역과 분리 형성되되, 상기 경계 영역의 반도체 기판 내에 동일한 이온이 주입되되 서로 다른 깊이를 가진 두 층의 웰영역이 형성된 도프드 영역을 포함하는 반도체 소자의 소자분리막.
  15. 제14 항에 있어서,
    상기 셀영역의 웰영역과 도프드 영역 간에 구비된 필드정지용 웰이 더 포함되는 반도체 소자의 소자분리막.
  16. 제14 항에 있어서, 상기 도프드 영역은
    상기 도프드 영역과 인접한 셀영역의 웰영역과 동일한 이온이 주입되어 형성된 것을 포함하는 반도체 소자의 소자분리막.
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