KR101019408B1 - 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명에 따른 소자 분리막 형성 방법은 다수 개의 영역으로 나누어진 반도체 기판 상에 포토레지스트를 도포하는 단계와, 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크로 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 반도체 기판을 식각하여 각 영역별로 서로 다른 깊이를 갖는 트렌치를 형성하는 단계와, 형성된 트렌치에 절연막을 매립하여 각 영역별로 서로 다른 두께를 갖는 소자 분리막을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 반도체 기판에 소자 분리막을 형성할 때 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 이용하여 반도체 기판 상에 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하고, 이를 이용하여 서로 다른 두께를 갖는 소자 분리막을 형성함으로서, 소자 분리막의 두께 조절을 가능하게 하여 반도체 소자, 특히 고전력/고전압 반도체 소자들의 특성을 향상시킬 수 있다.
반도체, 소자 분리막, 깊이, 마스크

Description

소자 분리막 형성 방법{METHOD FOR FABRICATING ISOLATION LAYER}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 서로 다른 두께를 갖는 소자 분리막의 형성 방법에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 설계 기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩화는 주로 시스템의 주요 기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.
그러나, 시스템이 더욱 경량화 및 소형화되기 위해서는 시스템의 전원을 조절하는 입력단 및 출력단의 주요 기능을 하는 회로가 하나의 칩에 통합되어야 하는데, 이를 가능하게 하는 기술이 고전압 트랜지스터와 저전압 씨모스 트랜지스터를 하나의 칩으로 통합하는 파워 아이씨(power IC) 기술이다.
일반적으로, 고전압 트랜지스터는 게이트와 게이트의 하부에 형성되어 있는 채널 및 채널의 양측에 형성되어 있는 고농도의 n형 소오스 및 고농도의 n형 드레 인 영역을 포함하고, 소자 구동 시, 상기 고농도의 n형 드레인 영역에 걸리는 전계를 분산시키기 위해 n형 드레인 영역의 경계선과 소정거리를 유지하며 이를 둘러싸고 있는 저농도의 n형 드리프트 영역을 가진다.
한편, 최근에는 고전압 브레이크다운을 확보하기 위하여 고농도의 n형 드레인을 수평으로 배치하고, 이와 소정 거리를 유지하며 이를 둘러싸는 저농도의 드리프트 영역 또한 수평으로 배치하는 수평 확산형 모스트랜지스터(LDMOS : Lateral Diffused MOS : LDMOS, 이하 'LDMOS'라고 한다.)를 연구하고 있다.
파워 아이씨에서는 이와 같은 고전압 트랜지스터인 LDMOS 영역과 씨모스 트랜지스터 영역이 존재하며, 각 영역에는 같은 깊이를 갖는 소자 분리 영역을 갖는다.
한편, 소자 분리 영역은 반도체 소자의 디자인 룰(design rule)이 작아짐에 따라 LOCOS 방식에서 STI 방식으로 바뀌게 되는데, STI 방식으로 형성되는 소자 분리 영역의 깊이는 로직 액티브 아이솔레이션(logic active isolation)에 최적화된다. 특히, 고전력/고전압 반도체 디바이스들은 고전압 브레이크다운을 확보하기 위해 게이트 폴리 필드 플레이트 방식(gate poly field plate)을 사용하는데, 즉 드레인 영역의 게이트 폴리가 STI 방식으로 형성된 소자 분리 영역 위에 올라가는 방식을 사용한다.
이러한 고전압/고전력 디바이스들의 브레이크다운 전압과 온 저항(on Resistance) 특성은 게이트 깊이, 드리프트 영역의 농도, 드리프트의 길이 등에 영향을 받게 되는데, 이들은 소자 분리 영역의 깊이에 의해 결정된다.
일반적으로 고전압/고전력 LDMOS 영역과 씨모스 트랜지스터 영역에는 한 번의 공정을 통해 소자 분리 영역이 형성되기 때문에 각 영역에 형성되는 소자 분리 영역은 동일한 깊이를 갖게 된다.
종래의 고전압 영역과 씨모스 트랜지스터 영역을 갖는 반도체 소자의 제조 방법은 한 번의 공정을 통해 동일한 깊이를 갖는 소자 분리 영역을 형성하기 때문에 고전압 디바이스의 브레이크다운 전압과 온 저항에 대한 최적화에 어려움이 있다.
본 발명은 한 번의 공정을 통해 서로 다른 깊이를 갖는 소자 분리 영역을 형성하여 고전압 디바이스의 성능을 향상시킬 수 있다.
본 발명에 따른 소자 분리막 형성 방법은, 다수 개의 영역으로 나누어진 반도체 기판 상에 포토레지스트를 도포하는 단계와, 상기 각 영역별로 소자 분리막이 형성될 영역에 서로 다른 양의 상기 포토레지스트가 남도록 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 상기 반도체 기판을 식각하여 상기 각 영역별로 서로 다른 깊이를 갖는 트렌치를 형성하는 단계와, 상기 형성된 트렌치에 절연막을 매립하여 상기 각 영역별로 서로 다른 두께를 갖는 상기 소자 분리막을 형성하는 단계를 포함한다.
다른 견지에서의 본 발명에 따른 소자 분리막 형성 방법은, LDMOS 트랜지스터 영역과 로직 영역으로 나누어진 반도체 기판 상에 포토레지스트를 도포하는 단 계와, 상기 포토레지스트를 패터닝하여 상기 트랜지스터 영역 내의 제 1 소자 분리 영역과 상기 트랜지스터 영역과 로직 영역을 격리시키기 위한 제 2 소자 분리 영역을 정의하기 위한 포토레지스트 패턴을 형성하되, 상기 제 1, 2 소자 분리 영역에 잔존하는 포토레지스트 양을 다르게 되도록 하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 상기 반도체 기판을 식각하여 상기 제 1, 2 소자 분리 영역에 서로 다른 깊이를 갖는 트렌치를 형성한 후 상기 포토레지스트 패턴을 제거하는 단계와, 상기 형성된 각 트렌치에 절연막을 매립하여 두께가 서로 다른 제 1, 2 소자 분리막을 형성하는 단계를 포함한다.
본 발명은 반도체 기판에 소자 분리막을 형성할 때 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 이용하여 반도체 기판 상에 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하고, 이를 이용하여 서로 다른 두께를 갖는 소자 분리막을 형성함으로서, 소자 분리막의 두께 조절을 가능하게 하여 반도체 소자, 특히 고전력/고전압 반도체 소자들의 특성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명 을 생략한다.
본 발명의 바람직한 실시 예에서는 반도체 기판에 소자 분리막을 형성할 때 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 이용하여 반도체 기판 상에 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하고, 이를 이용하여 서로 다른 두께를 갖는 소자 분리막을 형성하는 반도체 소자의 제조 방법에 대해 설명한다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시 예에 따른 소자 분리막 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 포토레지스트를 도포한 다음 마스크(120)를 이용한 사진 및 현상 공정을 통해 소자 분리 영역을 정의하기 위한 포토레지스트 패턴(110)을 형성한다. 여기서, 반도체 기판(100)은 고전압/고전력 디바이스가 형성되는 제 1 영역(102)과 CMOS 로직이 형성되는 제 2 영역(104)으로 나누어져 있다.
제 1 영역(102)에 대해 반도체 기판(100)의 일부, 즉 소자 분리막이 형성될 기판(100)의 영역에 도포된 포토레지스트 일부를 남기고, 제 2 영역(104)에 대해 반도체 기판(100)의 다른 일부, 즉 소자 분리막이 형성된 기판(100)의 영역 상에 도포된 포토레지스트가 완전히 제거되도록 사진 및 현상을 진행하여 포토레지스트 패턴(110)을 형성한다.
이와 같은 포토레지스트 패턴(110)을 형성하기 위해서는 마스크(120)를 이용하는데, 즉 제 2 영역(104) 상에는 디자인 룰에 맞는 형태를 갖도록 하고, 제 1 영역(102) 상에는 디자인 룰에 어긋난 형태를 갖도록 하는 마스크(120)를 이용한다.
다시 말해서, 제 1 영역(102)과 제 2 영역(104)에 포토레지스트를 현상하기 위한 빛의 강도를 조절하는데, 즉 제 1 영역(102)에는 마스크(120)의 오픈 영역, 즉 빛이 통과되는 영역을 디자인 룰 보다 작게 하여 빛이 적게 포토레지스트에 전달되도록 함으로써, 소자 분리막이 형성될 영역의 포토레지스트 일부가 제거되고, 제 2 영역(102)에는 마스크(120)의 오픈 영역, 즉 빛이 통과되는 영역을 디자인 룰에 맞게 형성하여 소자 분리막이 형성될 영역의 포토레지스트를 완전히 제거함으로서, 도 1a에 도시된 바와 같은 포토레지스트 패턴(110)을 형성한다.
본 발명의 실시 예에 따른 포토레지스트 패턴(110)을 형성하기 위해서 공정 조건으로는 23-24mJ의 노광 에너지와 -0.2∼0.2의 포커스 등을 들 수 있으며, 이러한 조건 하에 제 1, 2 영역(102, 104)에 대한 노광 및 현상 공정을 진행함으로써, 제 1 영역(102)에는 제 2 영역(104)에 비해 노광 에너지가 적게 전달되기 때문에 제 1 영역(102)의 상부에 포토레지스트 잔존하게 되어 본 발명의 실시 예에 따른 포토레지스트 패턴(110)이 형성될 수 있다.
그런 다음, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(110)을 식각 마스크로 한 식각 공정, 예컨대 플라즈마 식각을 실시하여 깊이가 서로 다른 제 1, 2 트렌치(T, T')를 형성한 후 포토레지스트 패턴(110)을 제거한다. 이때, 제 2 영역(104)의 반도체 기판(100) 일부, 즉 포토레지스트 패턴(110)에 의해 드러난 영역은 디자인 룰에 의거하여 제거되기 때문에 제 1 트렌치(T)의 깊이가 깊고, 제 1 영역(102)의 반도체 기판(100)의 일부에는 식각될 영역 상에 포토레지스트가 일부 잔존하기 때문에 잔존하는 포토레지스트에 의해 제 1 트렌치(T)에 비해 깊이가 얇은 제 2 트렌치(T')가 형성된다. 여기에서, 본 발명의 실시 예에 따른 식각 공정은 HBr, Cl2, HeO2 등을 혼합한 혼합 가스를 이용하며, 60∼80mTorr의 압력과 250W∼350W의 전력으로 진행될 수 있다. 이와 같은 조건 하의 식각 공정에 의거하여 제 2 영역(104)에 해당되는 반도체 기판(100)이 식각될 때 제 1 영역(102) 상에서는 잔존하는 포토레지스트가 먼저 식각된 후 반도체 기판(100)이 삭각되기 때문에 서로 다른 깊이를 갖는 제 1, 2 트렌치(T, T')가 형성될 수 있다.
그리고 나서, 도 1c에 도시된 바와 같이, 절연막이 제 1, 2 트렌치(T, T')에 완전히 매립되도록 형성한 다음, 평탄화 공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정을 실시하여 두께가 서로 다른 제 1, 2 소자 분리막(130a, 130b)을 형성한다.
본 발명의 바람직한 실시 예에서는 두 개의 영역으로 나눠진 반도체 기판에 서로 다른 두께를 갖는 소자 분리막을 형성하는 것으로 예를 들어 설명하였지만, 다수 개의 영역으로 나누어진 반도체 기판에 대해서도 각 영역별로 서로 다른 두께를 갖는 소자 분리막을 형성할 수 있다. 즉, 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 이용하여 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하고, 식각 마스크로 한 식각 공정을 통해 반도체 기판을 식각하여 각 영역별로 서로 다른 깊이를 갖는 트렌치를 형성함으로서, 각 영역별로 서로 다른 두께를 갖는 소자 분리막을 형성할 수 있다.
본 발명의 바람직한 실시 예에 따르면, 포토레지스트 패턴 형성을 위한 현상 공정 시 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 이용함으로서, 각 영역별로 서로 다른 두께를 갖는 포토레지스트 패턴을 형성하고, 형성된 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 실시하여 서로 다른 두께를 갖는 트렌치를 형성할 수 있다.
상기와 같은 소자 분리막 형성 방법은 고전력/고전압 소자인 LDMOS 트랜지스터 제조 과정에 적용될 수 있는데, 즉 도 2에 도시된 바와 같이, NBL(N-Buried Layer)(200)의 상부에 형성된 P형 에피텍셜층(210)이 형성되며, P형 에피텍셜층(210)에 대해 이온 주입 공정을 실시하여 드레인 영역(232)과 연결되는 N 드리프트 영역(220) 및 소오스 영역(240)과 연결되는 바디 영역(230)이 형성되어 있다.
또한, 소자 분리 공정, 예컨대 STI(Shallow Trench Isolation) 공정에 따라 형성된 서로 다른 두께를 갖는 제 1, 2 소자 분리막(252, 254)이 형성되며, 제 1, 2 소자 분리막(252, 254)에 의해 액티브 영역이 정의된다. 액티브 영역에는 전도성 게이트 패턴(260)이 형성되어 있다.
전도성 게이트 패턴(260)을 형성한 후 n+ 도펀트와 p+ 도펀트를 각각 주입하여 n+ 영역(234)과 p+ 영역(236)으로 이루어진 소오스 영역(240)이 형성되며, n+ 영역으로 이루어진 드레인 영역(232)이 형성된다.
상기와 같은 구조를 갖는 LDMOS 트랜지스터에서 제 1, 2 소자 분리막(252, 254)은 도 1a 내지 도 1c에 도시된 바와 같은 방법을 이용하여 형성되기 때문에 서로 다른 두께를 가질 수 있다. 즉, 고전압/고전력 디바이스인 LDMOS 트랜지스터 영역에 형성되는 제 2 소자 분리막(254)은 LDMOS 트랜지스터 영역과 다른 영역, 예컨대 로직 영역을 격리시키는 제 1 소자 분리막(252)의 두께에 비해 얇게 형성시킴으로써, LDMOS 트랜지스터의 브레이크다운(breakdown) 전압과 저항 특성을 향상시킬 수 있다.
또한, LDMOS 트랜지스터 영역의 제 2 소자 분리막(254)은 빛의 투과량 조절을 통해 원하는 두께로 형성 가능하기 때문에 LDMOS 트랜지스터의 브레이크다운 전압과 저항 특성을 최적화시킬 수 있다. 즉, 도 1a에서와 같이 P형 에피텍셜층(210) 상에 제 1, 2 소자 분리막 형성을 위한 포토레지스트를 도포한 후 제 1 소자 분리막(252)에 대응되는 영역에는 디자인 룰에 의거하여 빛이 투과되도록 하고 제 2 소자 분리막(254)에 대응되는 영역에는 디바인 룰에 어긋나도록 빛이 투과(적 은양의 빛이 투과)되도록 하는 마스크로 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성한다. 이후, 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 실시하여 P형 에픽텍셜층(210)을 식각함으로서, 서로 다른 두께를 갖는 제 1, 2 소자 분리막(252, 254)이 형성된다.
지금까지 본 발명의 바람직한 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1c는 본 발명의 바람직한 실시 예에 따른 소자 분리막 형성 과정을 도시한 공정 단면도이며,
도 2는 본 발명이 적용된 LDMOS 트랜지스터의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102, 104 : 제 1, 2 영역
110 : 포토레지스트 패턴 120 : 마스크
130a, 130b : 제 1, 2 소자 분리막

Claims (4)

  1. 다수 개의 영역으로 나누어진 반도체 기판 상에 포토레지스트를 도포하는 단계와,
    상기 각 영역별로 소자 분리막이 형성될 영역에 서로 다른 양의 상기 포토레지스트가 남도록 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 상기 반도체 기판을 식각하여 상기 각 영역별로 서로 다른 깊이를 갖는 트렌치를 형성하는 단계와,
    상기 형성된 트렌치에 절연막을 매립하여 상기 각 영역별로 서로 다른 두께를 갖는 상기 소자 분리막을 형성하는 단계
    를 포함하는 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    상기 각 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 상기 포토레지스트를 패터닝하여 상기 포토레지스트 패턴을 형성하는 것을 특징으로 하는 소자 분리막 형성 방법.
  3. LDMOS 트랜지스터 영역과 로직 영역으로 나누어진 반도체 기판 상에 포토레지스트를 도포하는 단계와,
    상기 포토레지스트를 패터닝하여 상기 트랜지스터 영역 내의 제 1 소자 분리 영역과 상기 트랜지스터 영역과 로직 영역을 격리시키기 위한 제 2 소자 분리 영역을 정의하기 위한 포토레지스트 패턴을 형성하되, 상기 제 1, 2 소자 분리 영역에 잔존하는 포토레지스트 양을 다르게 되도록 하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 상기 반도체 기판을 식각하여 상기 제 1, 2 소자 분리 영역에 서로 다른 깊이를 갖는 트렌치를 형성한 후 상기 포토레지스트 패턴을 제거하는 단계와,
    상기 형성된 각 트렌치에 절연막을 매립하여 두께가 서로 다른 제 1, 2 소자 분리막을 형성하는 단계
    를 포함하는 소자 분리막 형성 방법.
  4. 제 3 항에 있어서,
    상기 포토레지스트 양을 다르게 되도록 하는 단계는, 상기 제 1, 2 소자 분리 영역별로 빛의 투과량이 다르게 되도록 하는 마스크를 상기 포토레지스트를 패터닝하여 상기 포토레지스트 패턴을 형성하는 것을 특징으로 하는 소자 분리막 형성 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050118474A (ko) * 2004-06-14 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR20060076498A (ko) * 2004-12-29 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
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KR20050118474A (ko) * 2004-06-14 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
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