KR101077057B1 - 바이폴라 접합 트랜지스터의 제조방법 - Google Patents

바이폴라 접합 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 고전압(high voltage)용으로 사용가능한 바이폴라 접합 트랜지스터(bipolar junction transistor : BJT)의 제조방법을 개시한다. 개시된 본 발명의 방법은, 고전압용 P형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판에 팔각틀 모양의 제1 P형 베이스 영역을 형성, 상기 제1 P형 베이스 영역 안쪽 기판에 팔각틀 모양의 제2 P형 베이스 영역을 형성 및 상기 제2 P형 베이스 영역 안쪽 기판에 팔각틀 모양의 제3 P형 베이스 영역을 형성하는 단계; 상기 기판 결과물에 대해 열처리를 실시하는 단계; 상기 제1 P형 베이스 영역과 제2 P형 베이스 영역 사이의 기판 및 상기 제2 P형 베이스 영역과 제3 P형 베이스 영역 사이의 기판에 각각 팔각틀 모양의 제1, 제2 N형 베이스 영역을 형성하고 상기 제3 P형 베이스 영역 안쪽 기판에 팔각형 모양의 제3 N형 베이스 영역을 형성하는 단계; 상기 제1, 제2, 제3 P형 베이스 영역들 및 상기 제1,제2, 제3 N형 베이스 영역들 사이의 기판에 소자분리막들을 형성하는 단계; 상기 제2 N형 베이스 영역에 N형 불순물을 이온주입하여 팔각틀 모양의 에미터 영역을 형성하는 단계; 상기 제1, 제3 N형 베이스 영역 내에 N형 불순물을 이온주입하여 콜렉터 영역을 형성하는 단계; 및 상기 제1 P형 베이스 영역 내에 P형 불순물을 이온주입하여 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

바이폴라 접합 트랜지스터의 제조방법{METHOD FOR MANUFACTURING BIPOLAR JUNCTION TRANSISTOR}
도 1은 종래 바이폴라 접합 트랜지스터를 나타낸 단면도.
도 2는 종래 바이폴라 접합 트랜지스터의 문제점을 설명하기 위한 평면도.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 바이폴라 접합 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 일실시예에 따른 바이폴라 접합 트랜지스터를 나타낸 평면도.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체 기판 21 : P형 웰
22A,22B,22C : 제1, 제2, 제3 P형 베이스 영역
23A,23B,23C : 제1, 제2, 제3 N형 베이스 영역
24 : 트렌치 25 : 소자분리막
26a : 에미터 영역 26b : 콜렉터 영역
26c : 베이스 영역 27 : 층간절연막
28 : 콘택홀 29 : 플러그
30a : 에미터 콘택 30b : 콜렉터 콘택
30c : 베이스 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콜렉터 영역을 팔각형 모양(octagonal)으로 형성함으로써 접합면적을 늘려 전류량을 증가시킴과 동시에 고전압 마진을 확보할 수 있는 바이폴라 접합 트랜지스터(bipolar junction transisotr)의 제조방법에 관한 것이다.
최근들어 고전압 소자와 저전압 소자를 하나의 반도체 칩에 집적하는 기술이 광범위하게 응용되고 있으며, 이에 따라 소자간의 격리에 SOI(Silicon On Insulator) 웨이퍼를 이용한 소자 격리 기술이 각광을 받고 있다.
예를 들어, 시스템에서 사용하는 로직 IC와 고전압용 IC를 함께 구비하는 반도체 IC에 대한 기술인 스마트 파워 IC가 반도체 기술의 한 방향으로 발전하고 있는데, 이 때, 필요한 소자가 로직(Logic)용 트랜지스터, 고전압(High Voltage)용 트랜지스터, 그리고, 바이폴라 접합 트랜지스터(Bipolar Junction Transistor : BJT) 등이 있다.
한편, 고전압 공정에서는 로직(Logic)용 바이폴라 접합 트랜지스터만이 사용되고 있으나, 점차 고전압(High Voltage)용 바이폴라 접합 트랜지스터가 요구되고 있다.
이러한 고전압용 바이폴라 접합 트랜지스터를 제조함에 있어서, 가장 중요한 부분은 콜렉터(Collector) 영역으로서, 16~40V의 고전압을 사용할 때에 상기 콜렉 터 영역이 이에 대한 내압을 잘 견딜수 있느냐 하는 것, 즉, 콜렉터(Collector)와 베이스(Base) 영역의 항복 전압(Breakdown Boltage)(이하, BVCBO)을 높이는 것이 중요한 관건이다.
도 1은 종래 바이폴라 접합 트랜지스터를 나타내는 단면도이다.
도 1에 도시된 바와 같이, BVCBO를 높이기 위한 방법으로는 콜렉터 영역(N+)(13c)과 베이스 영역(P+)(13b) 사이의 간격(a+b)을 증가시키는 방법이 있다. 이때, 상기 BVCBO와 간격(a+b)의 관계를 나타내는 수학식 1은 다음과 같다.
Figure 112011029384473-pat00005
Figure 112004032125607-pat00002
여기서, RB 는 베이스 저항(PBASE), RC 는 콜렉터 저항(HNWELL), LB 는 소자분리막과 접하는 베이스 길이, LC 는 소자분리막과 접하는 콜렉터 길이, WB 및 WC 는 공핍영역의 폭, Z는 전체 폭, NB 는 도핑된 베이스 영역, NC 는 도핑된 콜렉터 영역을 각각 나타낸다. 이때, LB 및 LC , 즉, 상기 콜렉터 영역(NN+)(13c)과 베이스 영역(P+)(13b) 사이의 간격(a+b)을 증가시키면, 상기 BVCBO를 증가시킬 수 있다.
한편, 도 1에서 미설명된 도면부호 10은 반도체 기판을, 11은 N형 웰(HNWELL)을, 12는 P형 베이스 영역(PBASE)을, 13a는 에미터 영역(N+)을 각각 나타낸다.
그러나, 상기 바이폴라 접합 트랜지스터는 로직 영역에서만 사용되고 있으며, 작은 칩의 크기로 전류량을 증가시킬 수 없는 단점을 가지고 있다. 또한, 도 2에 도시된 바와 같이, 콜렉터와 베이스 영역의 항복 전압(BVCBO)을 높이기 위하여 콜렉터 영역과 베이스 영역 사이의 간격이 커짐으로 인해 칩의 크기가 커지며, 높은 전압에 견딜 수 있는 내압을 가진 소자가 없다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 콜렉터 영역을 팔각형 모양으로 형성함으로써 접합면적을 늘려 전류량을 증가시킴과 동시에 고전압 마진을 확보할 수 있는 바이폴라 접합 트랜지스터의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 고전압용 P형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판에 팔각틀 모양의 제1 P형 베이스 영역을 형성, 상기 제1 P형 베이스 영역 안쪽 기판에 팔각틀 모양의 제2 P형 베이스 영역을 형성 및 상기 제2 P형 베이스 영역 안쪽 기판에 팔각틀 모양의 제3 P형 베이스 영역을 형성하는 단계; 상기 기판 결과물에 대해 열처리를 실시하는 단계; 상기 제1 P형 베이스 영역과 제2 P형 베이스 영역 사이의 기판 및 상기 제2 P형 베이스 영역과 제3 P형 베이스 영역 사이의 기판에 각각 팔각틀 모양의 제1,제2 N형 베이스 영역을 형성하고 상기 제3 P형 베이스 영역 안쪽 기판에 팔각형 모양의 제3 P형 베이스 영역을 형성하는 단계; 상기 제1,제2, 제3 P형 베이스 영역들과 상기 제1, 제2, 제3 N형 베이스 영역들 사이의 기판에 소자분리막을 형성하는 단계; 상기 제2 N형 베이스 영역 내에 N형 불순물을 이온주입하여 팔각틀 모양의 에미터 영역을 형성하는 단계; 상기 제1, 제3 N형 베이스 영역 내에 N형 불순물을 이온주입하여 콜렉터 영역을 형성하는 단계; 및 상기 제1 P형 베이스 영역 내에 P형 불순물을 이온주입하여 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3c는 본 발명의 일실시예에 따른 바이폴라 접합 트랜지스터의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 고전압용 P형 웰(HPWELL : 21)이 구비된 반도체 기판(20)을 제공한다. 그 다음, 상기 기판(20)의 소정 영역에 STI(shallow trench isolation) 공정을 적용하여 필드 산화막(미도시)을 형성함으로써 액티브 영역을 정의한다. 이어서, 상기 기판(20)의 소정 영역에 P형 불순물을 이온주입하여 팔각틀 모양을 갖는 제1,제2,제3 P형 베이스 영역(22A, 22B, 22C)를 형성한다. 제2 P형 베이스 영역(22B)은 제1 P형 베이스 영역(22A) 안쪽 기판(20)에 제1 P형 베이스 영역(22A)과 이격되게 형성되고, 제3 P형 베이스 영역(22C)은 제2 P형 베이스 영역(22B) 안쪽 기판(20)에 제2 P형 베이스 영역(22B)과 이격되게 형성된다.
다음, 상기 기판(20) 결과물에 대해 열처리를 실시한다. 그 다음, N형 불순물을 이온주입하여 상기 제1 P형 베이스 영역(22A)과 제2 P형 베이스 영역(22B) 사이의 기판 및 제2 P형 베이스 영역(22B)과 제3 P형 베이스 영역(22C) 사이의 기판에 각각 팔각틀 형태의 제1, 제2 N형 베이스 영역(23A, 23B)을 형성하고, 제3 P형 베이스 영역(22C) 안쪽 기판(20)에 팔각형 형태의 제3 N형 베이스 영역(23C)을 형성한다.
도 3b에 도시된 바와 같이, 상기 제1,제2,제3 P형 베이스 영역(22A,22B, 22C)들 및 제1,제2,제3 N형 베이스 영역(23A,23B, 23C)들 사이 사이의 기판(20)을 소정 깊이로 식각하여 트렌치(24)들을 형성한다. 이어서, 상기 트렌치(24)들을 매립하도록 상기 트렌치(24)들을 포함한 기판 상에 HDP 산화막을 증착한 다음, 상기 기판(20)이 노출되도록 HDP 산화막 표면을 CMP하여 P형 베이스 영역들(22A,22B,22C)과 N형 베이스 영역들(23A,23B,23C)의 사이 사이에 소자분리막(25)들을 형성한다.
그 다음, 상기 제1,제2, 제3 N형 베이스 영역(23B)을 노출하는 제1감광막 패턴(미도시)을 형성한다. 이어서, 상기 감광막 패턴을 이온주입 마스크로 이용하여 N형 불순물을 이온주입하여 제2 N형 베이스 영역(23B) 내에 팔각틀 모양의 에미터 영역(HN+)(26a)을 형성하고, 상기 제1,제3N형 베이스 영역(23A,23C) 내에 N형 불순물을 이온주입하여콜렉터 영역(HN+)(26b)을 형성한다.
이어서, 상기 제1감광막 패턴을 제거한 후에 상기 제1 P형 베이스 영역(22A)을 노출하는 제2감광막 패턴(미도시)을 형성한다. 그 다음, 상기 제2감광막 패턴을 이온주입 마스크로 이용하여 상기 제1 P형 베이스 영역(22A) 내에 P형 불순물을 이온주입하여 베이스 영역(P+)(26c)을 형성한다.
도 3c에 도시된 바와 같이, 상기 제2감광막 패턴을 제거한 다음, 상기 기판 결과물 상에 층간절연막(27)을 형성한다. 이어서, 상기 베이스 영역(26c)와 콜렉터 영역(26b) 및 에미터 영역(26a)이 노출되도록 상기 층간절연막을 식각하여 콘택홀(28)들을 형성한다. 그 다음, 상기 콘택홀(28)들이 매립되도록 도전막을 증착하여상기 베이스 영역(26c)와 콜렉터 영역(26b) 및 에미터 영역(26a)들과 각각 콘택되 는 플러들(29)을 형성한다.
이어서, 상기 플러그(29)들 상에 상기 베이스 영역(26c)와 콜렉터 영역(26b) 및 에미터 영역(26a)과 각각 콘택되는 베이스 콘택(30c)와 콜렉터 콘택(30b) 및 에미터 콘택(30a)을 형성한다.
또한, 본 발명은 도 4에 도시된 바와 같이, 바이폴라 접합 트랜지스터를 형성하기 위해 팔각틀 모양의 제1,제2,제3 P형 베이스 영역(22A,22B,22C)과 제1,제2 N형 베이스 영역(23A,23B) 및 팔각형 모양의 제3 N형 베이스 영역(23C)을 형성한 후에 P형 베이스 영역들(22A,22B,22C)과 N형 베이스 영역들(23A,23B,23C)의 사이에 소자분리막(STI)을 형성한다. 그 다음, N형 베이스 영역들(23A,23B,23C) 내에 에미터 영역(26a)과 콜렉터 영역(26b)을 형성한 후에 제1 P형 베이스 영역(22A) 내에 베이스 영역(26c)을 형성함으로써 접합 면적을 증가시킬 수 있다. 이로 인해, 기존의 바이폴라 접합 트랜지스터가 차지하는 총 단위 면적에 비례해서 전류량을 증가시킬 수 있다.
또한, 상기 에미터 영역(26a)과 콜렉터 영역(26b)은 N형 베이스 영역(23A,23B,23C)이 감싸게 되고, 에미터 영역(26a), P형 베이스 영역(22) 및 콜렉터 영역(26b) 사이에는 각각 소자분리막이 형성되며, P형 웰 영역의 가장 외부에 형성되는 베이스 영역(26c)은 P형 베이스 영역(22) 영역이 감싸게 되어 고전압 마진을 확보할 수 있다.
이상에서와 같이, 본 발명은 바이폴라 접합 트랜지스터 제조시 팔각형 모양의 P형 베이스 영역과 N형 베이스 영역을 형성한 후에 P형 베이스 영역과 N형 베이스 영역의 경계 사이에 소자분리막을 형성함으로써 접합 면적을 증가시킬 수 있으며, 이로 인해 상대적으로 전류량이 증가된 바이폴라 접합 트랜지스터를 제조할 수 있다.
또한, P형 베이스 영역과 N형 베이스 영역의 경계 사이에 소자분리막을 형성함으로써 에미터 영역, 베이스 영역 및 콜렉터 영역 경계에서 고전압 마진을 확보할 수 있다.

Claims (1)

  1. 고전압용 P형 웰이 구비된 반도체 기판을 제공하는 단계;
    상기 기판에 팔각틀 모양의 제1 P형 베이스 영역을 형성, 상기 제1 P형 베이스 영역 안쪽 기판에 팔각틀 모양의 제2 P형 베이스 영역을 형성 및 상기 제2 P형 베이스 영역 안쪽 기판에 팔각틀 모양의 제3 P형 베이스 영역을 형성하는 단계;
    상기 기판 결과물에 대해 열처리를 실시하는 단계;
    상기 제1 P형 베이스 영역과 제2 P형 베이스 영역 사이의 기판 및 상기 제2 P형 베이스 영역과 제3 P형 베이스 영역 사이의 기판에 각각 팔각틀 모양의 제1, 제 2 N형 베이스 영역을 형성하고 상기 제3 P형 베이스 영역 안쪽 기판에 팔각형 모양의 제3 N형 베이스 영역을 형성하는 단계;
    상기 제1,제2,제3 P형 베이스 영역들과 제1,제2,제3 N형 베이스 영역들 사이 사이의 기판에 소자분리막들을 형성하는 단계;
    상기 제2 N형 베이스 영역에 N형 불순물을 이온주입하여 팔각틀 모양의 에미터 영역을 형성하는 단계;
    상기 제1,제3 N형 베이스 영역에 N형 불순물을 이온주입하여 콜렉터 영역을 형성하는 단계; 및
    상기 제1 P형 베이스 영역에 P형 불순물을 이온주입하여 베이스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조방법.
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